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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
管理番号 1347227
審判番号 不服2017-17623  
総通号数 230 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-02-22 
種別 拒絶査定不服の審決 
審判請求日 2017-11-29 
確定日 2019-01-08 
事件の表示 特願2013-197986「接合分離型半導体集積回路」拒絶査定不服審判事件〔平成27年 4月 9日出願公開、特開2015- 65274、請求項の数(3)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成25年9月25日の出願であって,その手続の経緯は以下のとおりである。
平成29年 3月21日 拒絶理由通知
平成29年 5月24日 意見書・手続補正
平成29年 8月16日 拒絶査定(以下,「原査定」という。)
平成29年11月29日 審判請求・手続補正
平成30年 3月30日 上申書
平成30年 9月10日 拒絶理由通知(以下,「当審拒絶理由」という。)
平成30年11月 7日 意見書・手続補正(以下,「当審補正」という。)

第2 原査定の概要
原査定の概要は次のとおりである。
本願請求項1-3に係る発明は,以下の引用文献1-7に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,本願出願前にその発明の属する技術の分野における通常の知識を有する者(以下,「当業者」という。)が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない。
引用文献等一覧
1 特開平6-163823号公報
2 特開昭63-108769号公報
3 特開2008-78375号公報
4 特開平8-139205号公報
5 特開平5-308120号公報
6 特開平9-298437号公報
7 特開2009-124003号公報

第3 当審拒絶理由の概要
当審拒絶理由の概要は次のとおりである。
この出願は,特許請求の範囲の記載が下記の点で,特許法第36条第6項第2号に規定する要件を満たしていない。

・請求項 1-3
請求項1に記載された「前記素子埋込部(3)に形成され,・・・抵抗(10)」の「前記素子埋込部」と同「前記素子埋込部(3)に形成され,・・・コンデンサ(11)」の「前記素子埋込部(3)」が同一のものか異なるものなのか不明確である。
また,請求項1に記載された「素子外キャリアリッチ領域(4+)」がどこに配置されるのかが特定できない。
請求項1を引用して記載した請求項2及び3についても同様である。
・請求項 1,2
請求項1に記載された「接合分離型半導体集積回路」はその用途が特定されておらず,その「ローパスフィルタ・・・フィルタ回路(100)」がどのような周波数特性を有する「物」なのか不明確である。
請求項1を引用して記載した請求項2についても同様である。

第4 本願発明
本願の請求項1ないし3に係る発明(以下,それぞれ「本願発明1」ないし「本願発明3」という。)は,当審補正で補正された特許請求の範囲の請求項1ないし3に記載された事項により特定される次のとおりのものと認められる。
「【請求項1】
内燃機関の点火を制御する点火装置に用いられ,
正孔をキャリアとするp形半導体,若しくは,電子をキャリアとするn形半導体からなる半導体基板(1)に,該半導体基板(1)と反対のキャリアを有するn形領域,若しくは,p形領域からなる素子埋込部(3)を複数形成して,pn接合を素子間分離に用いて,前記素子埋込部(3)に抵抗(R22),コンデンサ(C23),トランジスタ(Tr20),ダイオード(Di21)のいずれかから選択した素子を形成すると共に,前記素子埋め込み部(3)の表面を覆う絶縁層(2)と,各素子の所定位置において該絶縁層(2)の一部を除去したコンタクトホール(7)と,該コンタクトホール(7)に埋設した金属を介して各素子の所定位置に接続する金属配線(8)とを設けて回路を構成した入力処理回路(200)と,
前記素子埋込部(3)に形成され,該素子埋込部(3)とは反対のキャリアを有するp形領域,若しくは,n形領域からなる拡散抵抗領域(4R)と,その表面側を覆う絶縁層(2)と,前記拡散抵抗領域(4R)の両端に接続する金属配線(8)とからなる抵抗(10),及び,前記抵抗(10)が形成されるのとは別の前記素子埋込部(3)に形成され,前記抵抗(10)と共にローパスフィルタを形成するコンデンサ(11)からなる入力フィルタ回路(100)と,を具備し,
前記コンデンサ(11)は,前記素子埋込部(3)に,該素子埋込部(3)と同じキャリアの濃度を高めたn+形領域,若しくは,p+形領域からなる容量形成領域(5+C)を設けて,所定の静電容量(C)を形成する接合分離型半導体集積回路(300)であって,
前記入力処理回路(200)においては,前記入力処理回路(200)を形成する複数の前記素子埋込部(3)の全体の外側を囲うように,前記入力フィルタ回路(100)においては,前記抵抗(10)が形成された前記素子埋込部(3)の外側と前記コンデンサ(11)が形成された前記素子埋込部(3)の外側をそれぞれ囲うように,前記半導体基板(1)と同じキャリアを含み,その濃度を前記半導体基板(1)よりも高くしたp+領域,若しくは,n+領域からなる素子外キャリアリッチ領域(4+)を設けると共に,該素子外キャリアリッチ領域(4+)を接地配線(GND)に接続せしめ,前記コンデンサ(11)を設けた前記素子埋込部(3)からのノイズ電流は,前記素子外キャリアリッチ領域(4+)から前記接地配線(GND)に排出されることを特徴とする接合分離型半導体集積回路
【請求項2】
前記入力フィルタ回路(100)において,前記コンデンサ(11)は,前記容量形成領域(5+C)と,その表面を覆う薄膜の誘電体(6)と,絶縁層(2)によって絶縁分離され,前記容量形成領域(5+C)の両端に接続する金属配線(8)とからなる請求項1に記載の接合分離型半導体集積回路
【請求項3】
内燃機関に設けられ,内燃機関の点火を行う点火プラグ(70)と,該点火プラグ(70)に高電圧を印加する点火コイル(50)と,該点火コイル(50)を開閉駆動する点火スイッチ(60)と,該点火スイッチ(60)の開閉制御を行う点火装置に用いられる接合分離型半導体集積回路であって,
前記内燃機関の運転状況に応じて外部に設けたエンジン制御装置(ECU80)から発信された点火信号(IGt)を増幅する入力処理回路(200)と,
その増幅された信号に基づいて前記点火スイッチ(60)を開閉駆動するための駆動電圧(VG)を発生する駆動制御回路(201)とを具備する請求項1又は2に記載の接合分離型半導体集積回路」

第5 引用文献及び引用発明
1 引用文献1について
(1)引用文献1
原査定の拒絶の理由に引用された引用文献1には,図面とともに次の事項が記載されている。(下線は当審で付加した。以下同じ。)
「【0001】
【産業上の利用分野】この発明は,半導体集積回路装置に係わり,特にアナログ回路とデジタル回路とを一つの半導体基板中に形成した半導体集積回路装置に関する。」
「【0006】
【発明が解決しようとする課題】以上のように,特開平4-251970号に開示されている半導体集積回路装置では,第1のウェル102と第2のウェル104とを基板100で囲み,基板100をデジタル回路からのノイズを吸収するように働かせることによって,デジタル回路とアナログ回路との相互干渉を低減させている。
【0007】しかしながら,この装置では,デジタル回路とアナログ回路との相互干渉が,充分に防止されていない。この原因は,基板電位を,デジタル回路部の電源より配線を引き回すことによって得ているため,例えば電源電位のアンダ-シュ-ト等がデジタル回路部で生じた場合,これがノイズとなり,配線を介して基板100に入力されてしまうため,と考えられる。
【0008】基板100中には,上記の配線と電気的に接続されるP型高濃度領域106が形成されている。このP型高濃度領域106は,アナログ回路が形成されるウェル102の近傍に配置される。従って,ノイズは,P型高濃度領域領域106より,抵抗RSUB (基板100 を抵抗RSUB を持つ導電体と仮定している)?コンデンサC1(基板100 とウェル102 とのPN接合を誘電体と仮定している)?抵抗RWELL(ウェル102 を抵抗RWELLを持つ導電体と仮定している)?コンデンサC2(ウェル102 とトランジスタT10のドレイン108 とのPN接合を誘電体と仮定している)のパスを介して,アナログ回路部を構成するトランジスタT10のドレインへ侵入し,アナログ回路中へ侵入する。
【0009】この発明は上記のような点に鑑みて為されたもので,その目的は,上記デジタル回路部で発生したノイズが電源配線を介してアナログ回路中に侵入するという問題を解決し,デジタル回路部で発生したノイズを確実に遮断でき,デジタル回路とアナログ回路との相互干渉を充分に防止できる半導体集積回路装置を提供することにある。」
「【0017】図1は,この発明の第1の実施例に係わる半導体集積回路装置の断面図である。この半導体集積回路装置では,1つのシリコン基板中に,アナログ回路と,デジタル回路とが集積されている。
【0018】P型シリコン基板10中には,第1のN型ウェル領域12及び第2のN型ウェル領域14がそれぞれ離隔して形成されている。第1のN型ウェル領域12中にはアナログ回路が形成され,第2のN型ウェル領域14中にはデジタル回路が形成される。上記第1のN型ウェル領域12中にはP型ウェル領域16が形成され,上記第2のN型ウェル領域14中にはP型ウェル領域18が形成され,デジタル回路部とアナログ回路部の双方でCMOS型の回路を構成することが可能になっている。
(中略)
【0021】上記基板10の主表面上には絶縁膜30が形成され,この絶縁膜30の上記各半導体領域22-1,22-2,26-1,24-1,20-1,20-2,24-2,28,24-3,20-3,20-4,24-4,26-2,22-3,22-4上にはそれぞれ,コンタクトホールが形成される。絶縁膜30上及びコンタクトホール内にはそれぞれ,アルミニウム等からなり配線や電極として機能する導電層32-1?32-15が形成される。導電層32-2,32-3は,配線40Aを介して第1の接地端子GND1に接続され,導電層32-4,32-6,32-7は,配線42Aを介して第1の電源端子Vcc1に接続される。導電層32-8は,配線40Bを介して第2の接地端子GND2に接続される。導電層32-9,32-11 ,32-12 には,配線42Bを介して第2の電源端子Vcc2に接続され,導電層32-13 ,32-14 には,配線40Cを介して第3の接地端子GND3に接続される。第1?第3の接地端子GND1?GND3,第1?第2の電源端子Vcc1?Vcc2は各々,別個のリ-ド端子とされる。また,接続状態を図示しない導電層32-1,32-5,32-10 ,32-15 には,所期の回路機能を達成するように配線が行われる。」
「【0023】図2は,この発明を適用できるアナログ回路とデジタル回路とが1つのチップ中に集積された半導体集積回路装置の回路例を示すブロック図である。この回路は,サンプルホールド回路(S/H)51,アナログ/デジタルコンバータ(ADC)52,論理回路53及びデジタル/アナログコンバータ(DAC)54等が単一のチップ55中に形成されて構成される。」
「【0044】図10および図11に示すように,アナログ回路部の周囲はP型高濃度半導体領域28-1で囲まれ,デジタル回路部の周囲はP型高濃度半導体領域28-2で囲まれている。アナログ回路部にはN型のウェル領域12が形成され,ウェル領域12中にはPチャネル型MOSFET T1が形成されている。MOSFETT1の周囲は,ウェル領域12内に形成されたN型高濃度半導体領域24-1で囲まれている。ウェル領域12内にはP型ウェル領域16が形成され,ウェル領域16中にはNチャネル型MOSFET T3が形成されている。MOSFETT3とMOSFET T1との間のウェル16内にはP型高濃度半導体領域26-1が形成されている。デジタル回路部にはN型のウェル領域14が形成され,ウェル領域14中にはPチャネル型MOSFET T2が形成されている。MOSFET T2の周囲は,ウェル領域14内に形成されたN型高濃度半導体領域24-3で囲まれている。ウェル領域14内にはP型ウェル領域18が形成され,ウェル領域18中にはNチャネル型MOSFET T4が形成されている。MOSFET T4とMOSFET T2との間のウェル16内にはP型高濃度半導体領域26-2が形成されている。そして,P型高濃度半導体領域28-1は電源端子GND2に電気的に接続され,P型高濃度半導体領域28-2は,電源端子GND3に電気的に接続されている。」
(2)引用発明
前記(1)より,引用文献1には次の発明(以下,「引用発明」という。)が記載されていると認められる。
「P型シリコン基板中に,第1のN型ウェル領域及び第2のN型ウェル領域がそれぞれ離間して形成され,第1のN型ウェル領域中にはアナログ回路が形成され,第2のN型ウェル領域中にはデジタル回路が形成され,
上記基板の主表面上には絶縁膜が形成され,この絶縁膜にはコンタクトホールが形成され,このコンタクトホール内には導電層が形成され,導電層には配線が行われ,
アナログ回路部の周囲はP型高濃度半導体領域で囲まれ,デジタル回路部の周囲はP型高濃度半導体で囲まれ,デジタル回路部のウェル領域中にはMOSFETが形成され,
P型高濃度半導体領域は電源端子GNDに電気的に接続される,
半導体集積回路装置。」
2 引用文献2の記載
原査定の拒絶の理由に引用された引用文献2には,図面とともに次の事項が記載されている。
「〔従来の技術,及び発明が解決しようとする問題点〕
複数系統の電圧安定化回路が同一チップ上に形成されている半導体集積回路(以下ICという)において,一系統の入力電圧を切断した場合,その電源入力端子と外部で接続されている誘導性負荷等の効果により,当該端子にIC基板電位を下回る負電圧が印加されることがある。例えば第4図において,スイッチ45がオフされると,誘導性負荷としてのコイル46の自己誘導起電力によって電圧安定化回路A48の電源入力端子に負電圧が印加される。ICにおいて基板電位を下回る負電圧が印加されると,第5図に破線で示すように,寄生npn型トランジスタ50が発生し,同図中に矢印で示した素子部分から電流が引き抜かれてしまう。なお,第5図において,51はnpn型トランジスタ,52はn^(+)型拡散層に島電位が印加されている抵抗,53はnpn型トランジスタ,54はpnp型トランジスタ,55はコンデンサ,及び56は接地されているサブコンタクトを示し,npn型トランジスタ51のコレクタに負電圧が印加されている。」(1頁右下欄2行-2頁左上欄4行)
3 引用文献3の記載
原査定の拒絶の理由に引用された引用文献3には,図面とともに次の事項が記載されている。
「【0016】
(第1実施形態)
以下,本発明の一実施形態が適用された半導体装置が備えられた負荷駆動装置として,車両用の点火装置を例に挙げて説明する。図1に,本実施形態における点火装置1の回路構成図を示し,この図に基づいて説明する。
【0017】
図1に示されるように,点火装置1には,スイッチIC2と制御回路IC3とが備えられている。これらスイッチIC2と制御回路IC3とは別々(もしくは同一)のチップで構成されている。
(中略)
【0022】
一方,制御回路IC3は,エンジンECU8から送られてくる点火信号をスイッチIC2におけるIGBT5a,5bの制御信号として伝える役割を果たすものである。この制御回路IC3には,過電流保護などを行う入力保護回路部1aと定電流制御回路9と過昇温停止回路10とが備えられ,これらにより点火コイル4の1次巻線4aに流されるコイル電流およびスイッチIC2の温度に基づいてIGBT5a,5bの制御信号を調整できるようになっている。
【0023】
定電流制御回路9は,センスセル側のIGBT5bから,電流検出抵抗6に流れるセンス電流によって発生する電圧を入力し,その大きさに基づいて各IGBT5a,5bのゲート電圧を調整するものである。例えば,定電流制御回路9は,電流検出抵抗6の両端電圧の変化に基づいて各IGBT5a,5bのゲート電圧を調整する。そして,定電流制御回路9は,制御回路IC3を構成するチップの温度に基づいて各IGBT5a,5bのゲート電圧を調整できるようになっている。
【0024】
この定電流制御回路9は,例えば,参照電圧を形成する電源部とコンパレータおよび参照電圧の電圧値を温度補正するための温度特性を有するダイオード等によって構成される。これらの構成により,ダイオードの温度特性によって温度補正された参照電圧と電流検出抵抗6の両端電圧とを比較し,ゲート電圧調整用の出力を発生させる。
【0025】
過昇温停止回路10は,スイッチIC2に備えられた温度センサ7の検出信号を入力し,この検出信号に基づき,スイッチIC2の温度が所定温度に達すると,IGBT5a,5bを停止させるように各ゲート電圧を調整するものである。
【0026】
以上のような構成により点火装置1が構成されている。そして,エンジンECU8からの点火信号が制御回路IC3を介してスイッチIC2に伝えられるように構成され,さらに,スイッチIC2におけるメインセル側のIGBT5a,5bのコレクタ端子に点火コイル4の1次巻線4aが接続されると共に,点火コイル4の2次巻線4bがプラグ11に接続されることで,点火装置1によるプラグ11の放電タイミングの制御が行われるようになっている。」
4 引用文献4の記載
原査定の拒絶の理由に引用された引用文献4には,図面とともに次の事項が記載されている。
「【0002】
【従来の技術】従来,DRAMの周辺回路等に用いられるCMOS構造をなすトランジスタを有する半導体装置は,図1(a),図1(b)に示すように構成されている。即ち,p型シリコン基板21内にn型のウェル22が形成され,該ウェル22内にはp型のトランジスタ35が形成されている。ウェル22に隣接する位置にはn型のトランジスタ36が形成されている。トランジスタ35とトランジスタ36との間には,トランジスタ35を囲繞するように基板バイアスを印加するための導電層領域27,28が設けられている。尚,ウェル22内に位置する導電層領域27はp型,ウェル22外に位置する導電層領域28はn型となっている。
【0003】次に,このような半導体装置の形成方法について説明する。まず図2(a)に示すように,シリコン基板21内上に第1導電型(n型)のウェル22を形成し,その周囲に所定のパターンのフィールドシールド23を形成する。次に,図2(b)に示すように,熱酸化によりゲート酸化膜24を形成して,ゲート電極となるべき領域の下部に閾値電圧調整用の不純物を導入する。更に,図2(c)に示すように,ポリシリコン層を全面に形成した後,ゲート酸化膜24及びポリシリコン層をエッチングにより除去して,ゲート電極25を形成する。そして,図2(d)に示すように,各トランジスタ35,36のソース・ドレイン領域26に不純物を順番に導入し,同時に基板バイアスを印加するべくウェル22を囲繞する形状の導電層をなす領域27,28にも不純物を導入する。図1(b)に示すように,その後,絶縁層29を形成し,コンタクトホール30を開孔した後,両トランジスタ35,36のゲート電極25同士を接続すると共に,これらを図示されない外部回路に接続するべく例えばアルミニウム配線層31をパターン形成する。」
5 引用文献5の記載
原査定に引用された引用文献5には,図面とともに次の事項が記載されている。
「【0002】
【従来の技術】バイポーラリニアICのようなアナログ信号が入力される半導体集積回路装置において,入力される信号に対するフィルタ回路(例えばロウパスフィルタ)は,通常,図9に示すように,容量C_(1)と抵抗R_(1)(またはコイル)とが接続されて形成される。実際に,IC用のフィルタ回路を形成するに当たっては,半導体チップと別体の,特性のバラツキが所定値以下の容量及び抵抗を,当該チップが搭載される電子機器の基板に外付けしてこれらを互いに接続していた。このようなバラツキの少ない容量,抵抗を用いて回路を構成することにより特性が一定(例えば遮断周波数が一定)のフィルタ回路が達成されていた。」
「【0009】
【実施例】以下,本発明に係る半導体集積回路装置の一実施例を添付図面を参照して説明する。図1は,本発明に係わる半導体集積回路装置10のフィルタ回路100が形成された要部断面を示す図である。
【0010】図1に示すように,本実施例のフィルタ回路100は,抵抗形成領域110と,容量形成領域120とからなる。このうち抵抗形成領域110には,n形の半導体基板101にp形の不純物がイオン打込みされた帯形の拡散層(図3参照)111が形成され,この拡散層111が抵抗として利用されている。又,容量形成領域120には,半導体基板(エピタキシャル層)101に形成された方形のp形拡散層121(図3の2点鎖線)と,複数の酸化シリコン(SiO_(2))薄膜122(122a?122c)と,該薄膜122の上面を覆うように形成されたアルミ電極(Al)123とが積層されることにより,拡散層121がMIS(メタル-インシュレータ-セミコンダクタ)構造の容量の下部電極を,アルミ電極123が上部電極を夫々構成し,又,酸化シリコン薄膜122が誘電体を構成している。そして,上記抵抗形成領域110の拡散層111と,容量形成領域120の拡散層121とが図示省略の配線層にて導電接続されて,図9に示す構成のフィルタ回路100が達成されている。」
6 引用文献6の記載
原査定に引用された引用文献6には,図面とともに次の事項が記載されている。
「【0028】図3は,本発明の実施の形態1のローパスフィルタをIC基板上で実現した半導体構造を示す図である。静電容量4はP型基板上に形成されたn層上のp層とその上のn層間に形成される。すなわち,図中のC2で示されたダイオード印の部分に静電容量4が形成される。また,静電容量5はP型基板上の他の領域に形成されたn層上のp層とその上のn層間に形成される。すなわち,図中のC1で示されたダイオード印の部分に静電容量5が形成される。一方,抵抗3は,静電容量4,5と分離された領域のP型基板上のn層上に形成されたp層に形成される。」
7 引用文献7の記載
原査定に引用された引用文献7には,図面とともに次の事項が記載されている。
「【0034】
<実施の形態3>
本実施の形態では,図7に示すように,アナログブロック2に所定の半導体素子群3が設けられている。この半導体素子群3は,複数の所定の半導体素子,例えば,容量素子19をグループ化してなる。本実施の形態に係る半導体装置では,デジタルブロック1より発生するノイズから,半導体素子群3をさらに保護するため,基板電位固定領域20は,図7および図8に示すように,半導体素子群3における個々の容量素子19の各々を平面視で囲む。他の構成については,実施の形態1と同様であるものとする。
【0035】
以上のように形成された半導体装置によれば,デジタルブロック1より発生するノイズから,容量素子19の各々をさらに確実に保護することができる。また,近年の微細プロセスにおいて,半導体素子の占有率,つまり,一定領域ごとに半導体素子が占める割合がばらつくことにより,半導体素子の特性がばらくつくという問題がある。しかし,以上のように構成された半導体装置によれば,半導体素子群3の全体エリアが大きくなった場合でも,基板電位固定領域20を適度に設けることにより,半導体素子の占有率が過剰にばらつくのを防ぐという効果も得ることができる。」
8 引用文献8の記載
本願出願前に頒布された刊行物である特開昭57-080754号公報(以下,「引用文献8」という。)には,図面とともに次の事項が記載されている。
「第8図は本発明を一次のローパスフィルタに用いる場合の実施例を示す。コンデンサ19とイオン打込み抵抗R_(2)でハイパスフィルタを構成し,これをトランジスタQ_(5),Q_(6)からなる差動アンプでローパスフィルタに変えている。DCバイアスはDC電圧源7からイオン打込み抵抗R_(1),R_(2)を通して供給される。入力信号は入力端子18に印加されエミッタフォロワトランジスタQ_(7)でインピーダンス変換され,コンデンサ19を駆動する。コンデンサ19の上部電極Aは抵抗R_(2)に,下部電極BはトランジスタQ_(7)のエミッタに接続する必要がある。これは浮遊容量CSを殺すためである。」(4頁右上欄6-18行)
9 引用文献9の記載
本願出願前に頒布された刊行物である特開平01-187965号公報(以下,「引用文献9」という。)には,図面とともに次の事項が記載されている。
「〔従来の技術〕
第3図は従来のMIS構造容量素子を示す断面図である。図において(1),(8)は端子,(3)はN^(+)拡散層,(4)は絶縁膜,(6)は第1のAl電極,(9)は分離,(10)はフローティングコレクタ領域,(11)はエピタキシャル層,(12)はP^(++)基板である。N^(+)拡散層(3)のコレクタ電極用の第3のAl電極(5)に接続された端子(8)は容量素子の一方の端子であり,また,絶縁膜(4)上に形成された第1のAl電極(6)に接続された端子(1)は容量素子の他方の端子である。エピタキシャル層(11)は分離(9)およびP^(++)基板(12)により囲まれている。」(1頁左下欄19行-同右下欄10行)

第6 対比及び判断
1 本願発明1について
(1)本願発明1と引用発明との対比
ア 引用発明の「P型シリコン基板」は,本願発明1の「正孔をキャリアとするp形半導体からなる半導体基板」に相当する。
イ 引用発明の「第2のN型ウェル領域」は,本願発明1の「該半導体基板(1)と反対のキャリアを有するn形領域からなる素子埋込部(3)を複数形成して,pn接合を素子間分離に用いて」における「素子埋込部」に相当する。
ウ 引用発明の「デジタル回路部のウェル領域中にはMOSFETが形成され」は,本願発明1の「前記素子埋込部(3)に抵抗(R22),コンデンサ(C23),トランジスタ(Tr20),ダイオード(Di21)のいずれかから選択した素子を形成する」に相当する。
エ 引用発明の「上記基板の主表面上には絶縁膜が形成され」における「絶縁膜」は,「P型シリコン基板中に,」「第2のN型ウェル領域が」「形成され」ることから,本願発明1の「前記素子埋め込み部(3)の表面を覆う絶縁層(2)」に相当する。
オ 引用発明の「この絶縁膜にはコンタクトホールが形成され」における「コンタクトホール」は,本願発明1の「各素子の所定位置において該絶縁層(2)の一部を除去したコンタクトホール」に相当する。
カ 引用発明の「このコンタクトホール内には導電層が形成され,導電層には配線が行われ」における「配線」は,本願発明1の「該コンタクトホール(7)に埋設した金属を介して各素子の所定位置に接続する金属配線」に相当する。
キ 引用発明の「デジタル回路」は,少なくともアナログ入力をデジタル化するアナログ/デジタルコンバータのデジタル回路(デコーダ)を含む(前記第5の1(1)【0023】並びに図2及び図3)から,本願発明1の「入力処理回路」に相当する。
ク 引用発明における「デジタル回路部の周囲はP型高濃度半導体で囲まれ,」「P型高濃度半導体領域は電源端子GNDに電気的に接続される」は,本願発明1における「前記入力処理回路(200)においては,前記入力処理回路(200)を形成する複数の前記素子埋込部(3)の全体の外側を囲うように,」「前記半導体基板(1)と同じキャリアを含み,その濃度を前記半導体基板(1)よりも高くしたp+領域からなる素子外キャリアリッチ領域(4+)を設けると共に,該素子外キャリアリッチ領域(4+)を接地配線(GND)に接続せしめ」に相当する。
ケ 引用発明の「半導体集積回路装置」は,前記イのとおり「pn接合を素子間分離に用いる」ものであるから,本願発明1の「接合分離型半導体集積回路」に相当する。
コ すると,本願発明1と引用発明とは,下記サの点で一致し,下記シの点で相違する。
サ 一致点
「正孔をキャリアとするp形半導体からなる半導体基板(1)に,該半導体基板(1)と反対のキャリアを有するn形領域からなる素子埋込部(3)を複数形成して,pn接合を素子間分離に用いて,前記素子埋込部(3)に抵抗(R22),コンデンサ(C23),トランジスタ(Tr20),ダイオード(Di21)のいずれかから選択した素子を形成すると共に,前記素子埋め込み部(3)の表面を覆う絶縁層(2)と,各素子の所定位置において該絶縁層(2)の一部を除去したコンタクトホール(7)と,該コンタクトホール(7)に埋設した金属を介して各素子の所定位置に接続する金属配線(8)とを設けて回路を構成した入力処理回路(200)と,を具備した,
接合分離型半導体集積回路(300)であって,
前記入力処理回路(200)においては,前記入力処理回路(200)を形成する複数の前記素子埋込部(3)の全体の外側を囲うように,前記半導体基板(1)と同じキャリアを含み,その濃度を前記半導体基板(1)よりも高くしたp+領域からなる素子外キャリアリッチ領域(4+)を設けると共に,該素子外キャリアリッチ領域(4+)を接地配線(GND)に接続せしめる,ことを特徴とする接合分離型半導体集積回路」
シ 相違点
(ア)相違点1
本願発明1は「内燃機関の点火を制御する点火装置に用いられ」るのに対し,引用発明は内燃機関の点火を制御するものではない点。
(イ)相違点2
本願発明1は「前記素子埋込部(3)に形成され,該素子埋込部(3)とは反対のキャリアを有するp形領域,若しくは,n形領域からなる拡散抵抗領域(4R)と,その表面側を覆う絶縁層(2)と,前記拡散抵抗領域(4R)の両端に接続する金属配線(8)とからなる抵抗(10),及び,前記抵抗(10)が形成されるのとは別の前記素子埋込部(3)に形成され,前記抵抗(10)と共にローパスフィルタを形成するコンデンサ(11)からなる入力フィルタ回路(100)」で「前記コンデンサ(11)は,前記素子埋込部(3)に,該素子埋込部(3)と同じキャリアの濃度を高めたn+形領域,若しくは,p+形領域からなる容量形成領域(5+C)を設けて,所定の静電容量(C)を形成する」ものを備えるのに対し,引用発明はこの「入力フィルタ回路」を備えない点。
(ウ)相違点3
本願発明1では「前記入力フィルタ回路(100)においては,前記抵抗(10)が形成された前記素子埋込部(3)の外側と前記コンデンサ(11)が形成された前記素子埋込部(3)の外側をそれぞれ囲うように,」「素子外キャリアリッチ領域(4+)を設け」「前記コンデンサ(11)を設けた前記素子埋込部(3)からのノイズ電流は,前記素子外キャリアリッチ領域(4+)から前記接地配線(GND)に排出される」のに対し,引用発明ではこのことが開示されない点。
(2)判断
ア 本願の特許請求の範囲の記載は,当審補正により補正されたため,明確になった。よって,当審拒絶理由は解消した。
イ その上で,相違点1ないし3についてまとめて検討する。
引用文献3には「車両用の点火装置」に用いられる「制御回路IC」が記載されているがこれはデジタル回路ではなくアナログ回路のみである(前記第5の3)ので,「デジタル回路とアナログ回路との相互干渉を十分に防止」することを目的(前記第5の1(1)【0009】)とする引用発明を引用文献3に記載された「車両用の点火装置」に転用する動機づけを欠いている。その他,何れの引用文献にも引用発明を「内燃機関の点火を制御する点火装置に用いる」ことについての記載や示唆はない。
してみると,引用発明を「内燃機関の点火を制御する点火装置に用いる」ことは,当業者が容易に想到できたものではない。
そして,「内燃機関の点火を制御する点火装置」の「入力フィルタ回路」についての開示は,何れの引用文献にもなく,「内燃機関の点火を制御する点火装置」の入出力特性やそれが用いられる環境を考慮した周波数特性やノイズ耐性についての開示や示唆はまったくないから,引用発明を「内燃機関の点火を制御する点火装置」に転用した上で「入力フィルタ回路」を設けること,さらにその具体的構成について想到することは,当業者が容易になし得たものではない。
ウ 本願発明1は,相違点1ないし3に係る構成を備えることにより,「入力処理回路200においては,素子間の全てにキャリア領域4+を設けると,それが却って入力処理回路200内にノイズを引き込むことになるおそれがある。そこで,入力処理回路200においては,入力処理回路200の周囲を取り囲むように素子外キャリア領域4+を配置し,キャリア領域4+は接地配線8Gに接続する」ことにより「前記半導体基板(1)の基板電位の変動を招くことがなく,前記トランジスタ(20)の誤作動や,信号の遅延を招くことがない。」(本願明細書段落0017及び0009)という格別に有利な効果を奏する。
(3)まとめ
よって,本願発明1は,引用文献1ないし9に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。
2 本願発明2及び3について
本願発明2及び3は,本願発明1を引用するものであり,本願発明1の発明特定事項をすべて備え,さらに他の発明特定事項を付加したものに相当するから,前記1と同様の理由により,引用文献1ないし9に記載された発明に基づいて,当業者が容易に発明をすることができたとはいえない。

第7 原査定についての判断
前記第6のとおり,本願発明1ないし3は,引用文献1ないし7に記載された発明に基づいて,当業者が容易に発明できたものではない。したがって,原査定を維持することはできない。

第8 むすび
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2018-12-18 
出願番号 特願2013-197986(P2013-197986)
審決分類 P 1 8・ 537- WY (H01L)
P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 小川 将之  
特許庁審判長 飯田 清司
特許庁審判官 深沢 正志
梶尾 誠哉
発明の名称 接合分離型半導体集積回路  
代理人 特許業務法人あいち国際特許事務所  

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