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審決分類 審判 査定不服 1項3号刊行物記載 特許、登録しない。 G06F
審判 査定不服 5項独立特許用件 特許、登録しない。 G06F
審判 査定不服 2項進歩性 特許、登録しない。 G06F
管理番号 1349392
審判番号 不服2017-19307  
総通号数 232 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-04-26 
種別 拒絶査定不服の審決 
審判請求日 2017-12-26 
確定日 2019-02-27 
事件の表示 特願2016-513194「領域特有のメモリアクセススケジューリングを有するメモリシステム」拒絶査定不服審判事件〔平成26年11月20日国際公開,WO2014/183287,平成28年 7月11日国内公表,特表2016-520226〕について,次のとおり審決する。 
結論 本件審判の請求は,成り立たない。 
理由 第1.手続の経緯
本願は,2013年5月16日を国際出願日とする出願であって,
平成28年1月13日付けで特許法第184条の4第1項の規定による明細書,請求の範囲,及び,図面(図面の中の説明に限る)の日本語による翻訳文が提出され,平成28年5月13日付けで審査請求がなされると共に手続補正がなされ,平成29年3月29日付けで審査官により拒絶理由が通知され,これに対して平成29年7月3日付けで意見書が提出されると共に手続補正がなされたが,平成29年8月28日付けで審査官により拒絶査定がなされ(謄本送達;平成29年9月5日),これに対して平成29年12月26日付けで審判請求がなされると共に手続補正がなされ,平成30年2月2日付けで審査官により特許法第164条第3項の規定に基づく報告がなされたものである。

第2.平成29年12月26日付けの手続補正の却下の決定

[補正却下の決定の結論]

平成29年12月26日付け手続補正を却下する。

[理由]

1.補正の内容
平成29年12月26日付けの手続補正(以下,「本件手続補正」という)により,平成29年7月3日付けの手続補正により補正された特許請求の範囲,
「 【請求項1】
メモリの複数の領域のうちある領域へのメモリアクセスを,前記領域に特有のメモリタイミングパラメータに基づいてスケジューリングすること,
を備える方法。
【請求項2】
前記領域について対応するメモリタイミングパラメータを測定することと,
測定された前記メモリタイミングパラメータを表すタイミング情報をデータストアに保持することと,を更に備え,
前記領域への前記メモリアクセスをスケジューリングすることは,前記領域に特有の前記メモリタイミングパラメータを表すデータであって,前記データストアに保持されたデータに対してアクセスすることを含む,請求項1に記載の方法。
【請求項3】
前記領域について対応するメモリタイミングパラメータを測定することは,電力投入リセット,タイマの経過,検知された温度変化,及び,コントローラからのトリガ,のうち少なくとも1つに応じて,前記領域について対応するメモリタイミングパラメータを測定することを含む,請求項2に記載の方法。
【請求項4】
前記メモリは,ダイナミックランダムアクセスメモリ(DRAM)を備え,
前記メモリタイミングパラメータは,行-列間コマンド遅延(ｔRCD),行コマンドとデータ出力との間の時間(ｔCL),行コマンド間の時間(ｔCCD),事前充電時間(ｔRP),最小行開放時間(ｔRAS),マルチバンク活性化ウィンドウ(ｔFAW),読出しと書込みとの間の時間(ｔWTR)及び書込み回復時間(ｔWR)のうち少なくとも1つを備える,請求項1に記載の方法。
【請求項5】
前記メモリは,ダイナミックランダムアクセスメモリ(DRAM)を備え,
前記領域は,一組の1つ以上のセル,一組の1つ以上の行,一組の1つ以上のアレイ,一組の1つ以上のバンク,一組の1つ以上のランク,一組の1つ以上のチップ,及び,一組の1つ以上のデュアル・インライン・メモリ・モジュール(DIMM),のうち1つを備える,請求項1に記載の方法。
【請求項6】
前記メモリは,複数の積層メモリダイを有する積層ダイメモリデバイスを備え,
前記領域の各々は,前記複数の積層メモリダイのうち対応するメモリダイである,請求項1に記載の方法。
【請求項7】
集積回路(IC)デバイスであって,
メモリに接続可能なメモリコントローラを備え,
前記メモリコントローラは,前記メモリの複数の領域ごとのメモリアクセスを,対応する領域に特有のメモリタイミングパラメータに基づいてスケジューリングする,ICデバイス。
【請求項8】
前記メモリの少なくとも1つの領域について対応するメモリタイミングパラメータを測定するプロファリングロジックと,
測定された前記メモリタイミングパラメータを表すタイミング情報を保持するタイミングデータストアと,を更に備え,
前記メモリコントローラは,対応する領域に関して実行されるメモリアクセスに応じて,前記領域に特有のメモリタイミングパラメータを表すデータにアクセスし,アクセスされた前記データに基づいて前記メモリアクセスをスケジューリングする,請求項7に記載のICデバイス。
【請求項9】
前記メモリを備える一組の1つ以上の積層メモリダイと,
前記積層メモリダイに電気的に接続された一組の1つ以上のロジックダイであって,前記メモリコントローラ及び前記プロファリングロジックを備える一組の1つ以上のロジックダイと,を含む積層ダイメモリデバイスを更に備える,請求項8に記載の前記ICデバイス。
【請求項10】
前記一組の1つ以上のロジックダイは,前記タイミングデータストアを実装する,請求項9に記載のICデバイス。
【請求項11】
前記一組の1つ以上の積層メモリダイは,前記タイミングデータストアを実装する,請求項9に記載のICデバイス。
【請求項12】
前記一組の1つ以上の積層メモリダイ及び前記一組の1つ以上のロジックダイは,前記一組の1つ以上のロジックダイが前記一組の1つ以上の積層メモリダイに対して一組のスルーシリコンビアを介して接続された積層構造体に配置されている,請求項9に記載のICデバイス。
【請求項13】
前記メモリは,ダイナミックランダムアクセスメモリ(DRAM)を備え,
前記領域は,一組の1つ以上のセル,一組の1つ以上の行,一組の1つ以上のアレイ,一組の1つ以上のバンク,一組の1つ以上のランク,一組の1つ以上のチップ,及び,一組の1つ以上のデュアル・インライン・メモリ・モジュール(DIMM),のうち1つを備える,請求項7に記載のICデバイス。」(以下,上記引用の請求項各項を,「補正前の請求項」という)は,
「【請求項1】
ダイナミックランダムアクセスメモリ(DRAM)を含むメモリの複数の領域のうちある領域へのメモリアクセスを,前記領域に特有のメモリタイミングパラメータに基づいてスケジューリングすることであって,前記領域は,一組の1つ以上のセル,一組の1つ以上の行,一組の1つ以上のアレイ,一組の1つ以上のバンク,一組の1つ以上のランク,一組の1つ以上のチップ,及び,一組の1つ以上のデュアル・インライン・メモリ・モジュール(DIMM),のうち1つを備える,こと,
を備える方法。
【請求項2】
前記領域について対応するメモリタイミングパラメータを測定することと,
測定された前記メモリタイミングパラメータを表すタイミング情報をデータストアに保持することと,を更に備え,
前記領域への前記メモリアクセスをスケジューリングすることは,前記領域に特有の前記メモリタイミングパラメータを表すデータであって,前記データストアに保持されたデータに対してアクセスすることを含む,請求項1に記載の方法。
【請求項3】
前記領域について対応するメモリタイミングパラメータを測定することは,電力投入リセット,タイマの経過,検知された温度変化,及び,コントローラからのトリガ,のうち少なくとも1つに応じて,前記領域について対応するメモリタイミングパラメータを測定することを含む,請求項2に記載の方法。
【請求項4】
前記メモリタイミングパラメータは,行-列間コマンド遅延(ｔRCD),行コマンドとデータ出力との間の時間(ｔCL),行コマンド間の時間(ｔCCD),事前充電時間(ｔRP),最小行開放時間(ｔRAS),マルチバンク活性化ウィンドウ(ｔFAW),読出しと書込みとの間の時間(ｔWTR)及び書込み回復時間(ｔWR)のうち少なくとも1つを備える,請求項1に記載の方法。
【請求項5】
前記メモリは,複数の積層メモリダイを有する積層ダイメモリデバイスを備え,
前記領域の各々は,前記複数の積層メモリダイのうち対応するメモリダイである,請求項1に記載の方法。
【請求項6】
集積回路(IC)デバイスであって,
ダイナミックランダムアクセスメモリ(DRAM)を含むメモリに接続可能なメモリコントローラを備え,
前記メモリコントローラは,前記メモリの複数の領域ごとのメモリアクセスを,対応する領域に特有のメモリタイミングパラメータに基づいてスケジューリングし,
前記複数の領域の各々は,一組の1つ以上のセル,一組の1つ以上の行,一組の1つ以上のアレイ,一組の1つ以上のバンク,一組の1つ以上のランク,一組の1つ以上のチップ,及び,一組の1つ以上のデュアル・インライン・メモリ・モジュール(DIMM),のうち1つを備える,ICデバイス。
【請求項7】
前記メモリの少なくとも1つの領域について対応するメモリタイミングパラメータを測定するプロファリングロジックと,
測定された前記メモリタイミングパラメータを表すタイミング情報を保持するタイミングデータストアと,を更に備え,
前記メモリコントローラは,対応する領域に関して実行されるメモリアクセスに応じて,前記領域に特有のメモリタイミングパラメータを表すデータにアクセスし,アクセスされた前記データに基づいて前記メモリアクセスをスケジューリングする,請求項6に記載のICデバイス。
【請求項8】
前記メモリを備える一組の1つ以上の積層メモリダイと,
前記積層メモリダイに電気的に接続された一組の1つ以上のロジックダイであって,前記メモリコントローラ及び前記プロファリングロジックを備える一組の1つ以上のロジックダイと,を含む積層ダイメモリデバイスを更に備える,請求項7に記載の前記ICデバイス。
【請求項9】
前記一組の1つ以上のロジックダイは,前記タイミングデータストアを実装する,請求項8に記載のICデバイス。
【請求項10】
前記一組の1つ以上の積層メモリダイは,前記タイミングデータストアを実装する,請求項8に記載のICデバイス。
【請求項11】
前記一組の1つ以上の積層メモリダイ及び前記一組の1つ以上のロジックダイは,前記一組の1つ以上のロジックダイが前記一組の1つ以上の積層メモリダイに対して一組のスルーシリコンビアを介して接続された積層構造体に配置されている,請求項8に記載のICデバイス。」(以下,上記引用の請求項各項を,「補正後の請求項」という)に補正された。

2.補正の適否
本件手続補正は,補正前の請求項5に記載の内容で,補正前の請求項1を限定し,補正後の請求項1とすると共に,補正前の請求項5を削除し,補正前の請求項13に記載の内容で,補正前の請求項7を限定し,補正後の請求項6とすると共に,補正前の請求項13を削除し,併せて,補正前の請求項4の記載内容を整理して,補正後の請求項4とすると共に,請求項の番号を整理して,補正前の請求項6を,補正後の請求項5に,補正前の請求項8?補正前の請求項12を,補正後の請求項7?補正後の請求項11とするものであるから,本件手続補正が,平成28年1月13日付けで提出された明細書,請求の範囲の日本語による翻訳文(以下,これを「当初明細書等」という),及び,国際出願の願書に添付した図面に記載した事項の範囲内でなされたものであることは明らかである。
よって,特許法第184条の12第2項により読み替える同法第17条の2第3項の規定を満たすものである。
そして,上記指摘のとおり,本件手続補正は,特許請求の範囲の減縮(特許法第36条第5項の規定により請求項に記載した発明を特定するために必要な事項を限定するものであって,その補正前の当該請求項に記載された発明とその補正後の当該請求項に記載される発明の産業上の利用分野及び解決しようとする課題が同一であるものに限る)ことも明らかであるから,
本件手続補正は,特許法第17条の2第5項の規定を満たすものである。
そこで,本件手続補正が,特許法第17条の2第6項において準用する同法第126条第7項の規定を満たすものであるか否か,即ち,補正後の請求項に記載されている事項により特定される発明が特許出願の際独立して特許を受けることができるものであるか否か,以下に検討する。

(1)補正後の請求項1に記載の発明
補正後の請求項1に記載の発明(以下,これを「本件補正発明」という)は,上記「1.補正の内容」において,「補正後の請求項1」として引用した,次のとおりのものである。

「ダイナミックランダムアクセスメモリ(DRAM)を含むメモリの複数の領域のうちある領域へのメモリアクセスを,前記領域に特有のメモリタイミングパラメータに基づいてスケジューリングすることであって,前記領域は,一組の1つ以上のセル,一組の1つ以上の行,一組の1つ以上のアレイ,一組の1つ以上のバンク,一組の1つ以上のランク,一組の1つ以上のチップ,及び,一組の1つ以上のデュアル・インライン・メモリ・モジュール(DIMM),のうち1つを備える,こと,
を備える方法。」

(2)引用文献に記載の事項
ア.原審における平成29年3月29日付けの拒絶理由(以下,これを「原審拒絶理由」という)において引用された,本願の出願前に既に公知である,特開2001-290697号公報(2001年10月19日公開,以下,これを「引用文献1」という)には,関連する図面と共に,次の事項が記載されている。

A.「【0002】
【従来の技術】一般に,情報処理システムは,その記憶装置を構成する憶素子(当審注;「記憶素子」の誤記)として,DRAM(Dynamic Random Access Memory)素子,SRAM(Static Random Access Memory)素子等を使用している。また,近年,クロック信号に同期して動作するSDRAM(Synchronous DRAM),SSRAM(Synchronous SRAM)も広く使用されている。メモリ素子は,数年で素子の改良が進み,アクセス速度や,メモリ容量が改善されており,これと同時に価格も変動してくる。情報処理システム等のシステムの設計を行う場合,長い製品寿命を維持するため,システムは,将来の素子にも対応できるよう設計されている必要がある。このため,通常,記憶装置を備える情報処理システムは,複数の素子に対応するため,メモリ制御装置内に動作タイミングを決めるレジスタを持ち,このレジスタに素子の種類,動作速度に応じた動作タイミング値を設定することにより,これに従った制御信号を出力するように構成されており,また,メモリ容量の拡張に備えて,アドレス信号も余分に用意されて構成されている。」(下線は,当審にて,説明の都合上,付加したものである。以下,同じ。)

B.「【0015】本発明の一実施形態による情報処理システムは,図1に示すように,命令処理を実行する命令処理プロセッサ1と,メモリ制御を行うメモリ制御装置であるメモリコントローラ2と,メモリ装置3とにより構成される。また,メモリコントローラ2は,リクエスト発行を制御すると共に,メモリ障害累積カウンタ25,環境センサ31からの報告に基づいてメモリ制御タイミングを変更してメモリタイミングテーブル22の内容を更新するリクエスト発行制御回路21と,メモリ参照タイミングを登録したメモリタイミングテーブル22と,SDRAM等のメモリを制御する信号を生成するメモリ制御タイミング生成回路23と,メモリ制御タイミングを生成するときに参照するメモリ制御タイミングレジスタ24と,メモリエラーの情報を累積するメモリ障害累積カウンタ25を備えて構成されている。メモリ装置3は,DRAM等のメモリ群32と,メモリ周辺の温度,メモリの電流量を監視する温度/電流センサである環境センサ31とを備えて構成されている。
【0016】メモリ群32は,メモリの種類,動作速度の異なるメモリ素子により構成されていてよく,例えば,図2に示すように,速度の異なるメモリ素子群が,それぞれ異なる実装位置に実装されて構成される。図2に示す例では,高速なメモリ素子群がメモリコントローラ2に最も近い実装位置Aに,中速のメモリ素子群が次にメモリコントローラ2に近い実装位置Bに,また,低速の2つのメモリ素子群がメモリコントローラ2から最も遠い実装位置C,Dに実装されている。なお,図2に示す例は,メモリ素子を4つのメモリ素子群に分けて,4つの実装位置に実装するとしているが,メモリ素子の分割数,実装位置の数は任意である。」

C.「【0018】前述したように構成される本発明の実施形態による情報処理システムにおいて,通常のメモリ参照リクエストは,命令処理プロセッサ1からメモリコントローラ2内のリクエスト発行制御回路21に対して発行される。メモリ参照リクエストを受け取ったリクエスト発行制御回路21は,目的のメモリが他のリクエストによって参照されていたり,リフレッシュなどの実行中でないかをチェックし,起動可能であれば,メモリ制御タイミング生成回路23に対してメモリの起動を要求する。メモリ制御タイミング生成回路23は,メモリ制御タイミングレジスタ24に設定されたパラメータに基づいて,メモリ装置3を構成するSDRAM等によるメモリ素子に制御信号を出力する。
【0019】メモリ制御タイミングレジスタ24に含まれるタイミング情報は,リクエスト発行制御回路21からの指示により,メモリタイミングテーブル22から取り出してメモリ制御タイミングレジスタ24にセットされるものである。あるいは,メモリ装置3へのアクセスの都度,そのアクセスに対応したタイミング情報をメモリタイミングテーブル22から取り出してメモリ制御タイミングレジスタ24にセットするものであってもよい。そして,このタイミング情報は,メモリ装置3に実装されるメモリ素子がSDRAMである場合,SDRAMをコントロールするクロック信号の周期(CLK),SDRAMをACTIVATEさせると共にローアドレスを送出するコマンドの発行からカラムアドレスを送出するまでの時間(RCD),カラムアドレスを受け取ってからデータをSDRAMから出力するまでの時間(CL),SDRAMから出力されたデータがメモリ素子が実装された基板等を渡って制御装置に取り込まれるまでの時間(FT)等のパラメータによるタイミング情報である。
【0020】これらのパラメータは,メモリ素子の種類によって異なり,また,メモリ素子が例えばSDRAMの場合であっても,メーカや実装形態によって異なる。これらのパラメータは,メモリ装置3に実装されるメモリ素子の実力の変化をメモリコントローラ2が検出して,メモリコントローラ2自身が,あるいは,メモリ素子の実力の変化を命令処理プロセッサ1に報告して,命令処理プロセッサ1がメモリタイミングテーブル22の内容を書き替えることにより変更される。」

D.「【0038】前述した本発明の実施形態は,メモリ装置に搭載されているメモリ素子群がSDRAMであるとして説明したが,本発明は,メモリ装置に搭載するメモリ素子として,DRAM,SRAM等の仕様の異なるメモリ素子が混在して搭載された場合に適用することができ,この場合にも,メモリ装置に実装されるメモリ素子群の実装位置と各メモリ素子群の種類とに基づいて,各メモリ素子群を最適なタイミングで制御することができる。」

イ.原審拒絶理由に引用された,本願の出願前に既に公知である,特開平08-227377号公報(1996年9月3日公開,以下,これを「引用文献2」という)には,関連する図面と共に,次の事項が記載されている。

E.「(57)【要約】 (修正有)
【課題】 異なったサイクルで異なる速度のメモリデバイスを操作する。
【解決手段】 アドレス及びサイクルタイミング情報を受信し,DRAMのどのバンクがアクセスされるべきであるかを決定する手段,各バンク毎にDRAM形式を指示する手段,各DRAM形式毎にDRAMサイクルの部分のための複数のDRAMタイミングパラメータを記憶する手段,並びに決定されたバンク毎にDRAM形式指示及びバンク決定に基づいて受信されたアドレスに適用できる複数のDRAMタイミングパラメータを決定する手段を備え,決定した複数のDRAMタイミングパラメータを受信し,決定したバンク及びアドレスがその特定のバンク用の決定された複数のDRAMタイミングパラメータに従ってDRAMに列及びカラムアドレス及びアドレスストローブを供給する。」

ウ.原審拒絶理由に引用された,本願の出願前に既に公知である,特開2013-090100号公報(2013年5月13日公開,以下,これを「引用文献3」という)には,関連する図面と共に,次の事項が記載されている。

F.「【0039】
図示された各SDRAMチップは,8バンク構成を備え,32ビットのデータ信号をパラレルに出力する。前述したように,256個のデータ信号(DQ)転送用貫通電極TSVは,2つのグループ(チップ選択グループ)で共用されている。この場合,DDR3の各SDRAMチップは,通常,1600Mbpsの転送レートを備えているから,各SDRAMチップは1600Mbps×32×8DRAMセット=409.6Gbit/sec=51.5Gバイト/secのデータ転送量を実現できる。前述の2つのグループ(チップ選択グループ)のうちの第1のグループ(第1の被制御チップ)は,制御チップから出力される第1のチップ選択信号により,第1のアクセスサイクルで通信制御される。前述の2つのグループ(チップ選択グループ)のうちの第2のグループ(第2の被制御チップ)は,制御チップから出力される第2のチップ選択信号により,第2のアクセスサイクルで通信制御される。制御チップは,第1と第2のグループを互いに排他的に制御することで,一つのI/Oビットに対応する貫通電極をシェアしている。」

G.「【0052】
ここで,SDRAMチップD0を例にとって,当該実施形態で使用されるSDRAMチップの構成について説明する。SDRAMチップD0は,前述した貫通電極のほか,図1を参照して説明したように,2Gビットのメモリ容量を有するメモリセル(DRAM)アレイ208,コマンドデコーダ202,アドレスバッファ205及び206,ロウ(X)デコーダ207,カラム(Y)デコーダ210,DLL回路213,及び,DQ入出力回路214を備えている。」

エ.本願の出願前に既に公知である,特開平11-265315号公報(1999年9月28日公開,以下,これを「周知文献1」という)には,関連する図面と共に,次の事項が記載されている。

H.「【0012】先行技術において,用語「バンク」とは,並列にアクセスされる非同期DRAMチップグループを表すものである。従って,バンクへのアクセスは,上述のように,適合する行及び列アドレスと共にバンク選択信号を生成することにより行われた。しかし,単一のSDRAMチップは複数のバンクを備えている。従って,並列にアクセスされるSDRAMチップのグループを表すために用語「ランク」が用いられ,該SDRAMランクに対して追加のバンクビットが経路指定される。SDRAMと非同期DRAMのいずれかをサポート可能なシステムの場合,典型的には,非同期DRAMへのアクセス時に用いられる上位バンクビットが,SDRAMへのアクセス時のランクビットとして用いられ,非同期DRAMへのアクセス時に用いられる下位バンクビットがSDRAMへと経路指定される。留意すべきは,SDRAMランク内の各バンクが,それ自体のページバッファセットを備えているという点である。」

I.「【0026】典型的なコンピュータシステムでは,メモリは,通常は,シングルインラインメモリモジュール(SIMM)及び/又はデュアルインラインメモリモジュール(DIMM)により形成される。DIMM及びSIMMは,典型的には,非同期DRAMチップ又はSDRAMチップを用いて構成される。通常は,コンピュータシステムは,メモリモジュールを受容するための一連のSIMM及び/又はDIMMソケットを備えている。SIMM及びDIMMは,様々な構成をとり,異なるタイプのチップから構成され,全てのソケットに接続する必要はないので,コンピュータシステムのメモリコントローラは,様々なランク,バンク,行,及び列ビットに対してアドレスビットを経路指定する能力を備えていなければならない。ページインターリービングを行うことにより,この経路指定は大幅に複雑なものとなる。」

オ.本願の出願前に既に公知である,特開2005-174342号公報(2005年6月30日公開,以下,これを「周知文献2」という)には,関連する図面と共に,次の事項が記載されている。

J.「【0013】
次に説明をシステム・メモリ22に転ずると,例示的な実施例では,各システム・メモリ22が複数の再駆動(RD)チップ24a-24dを実装される。各再駆動チップは,複数(この場合には,2つ)のダイナミック・ランダム・アクセス・メモリ(DRAM)デュアル・インライン・メモリ・モジュール(DIMM)26に対してアドレスおよびデータの関連付けを行う。即ち,RDチップ24aがDIMM26a,26eに接続され,RDチップ24bがDIMM26b,26fに接続され,RDチップ24cがDIMM26c,26gに接続され,RDチップ24dがDIMM26d,26hに接続される。各システム・メモリ22を構成するDIMM26は,更に,複数の「ランク」28a-28bに編成される。各ランクは,RDチップ24a-24dの各々に接続された1つのDIMM26を含む。例えば,ランク28aはDIMM26a-26dを含み,ランク28bはDIMM26e-26hを含む。全キャッシュ・ラインのメモリ・アクセスのためのアクセス待ち時間が減少するように,実メモリ・アドレスが各ランク28を構成するDIMM26全体にわたってストライピングされることも可能である。
【0014】
次に図2を参照すると,図1のデータ処理システム8おけるDIMM26の例示的実装態様の更に詳細なブロック図が示される。図示のように,DIMM26は,DRAMメモリ・セルの多数の行52および列54を有するDRAMメモリ・アレイ50を含む。この行および列の各組み合わせは,特定の一意的な実メモリ・アドレスに対応する。図示のように,例示の実施例では,各列54は,8バイト(64ビット)幅であり,32バイト・ワードの実アドレスを指定するメモリ・アクセスが関連するランク28における4つのDIMM26の各々からの1列(8バイト)のデータに対する参照によってサービスされることを意味する。機能拡張されたアクセス帯域幅を提供するために,行52は,m個の行52から成る複数(この場合には,32個)のバンク56(例えば,56a,56b)に編成され,メモリ・アレイ50が32個のバンクの各々における1つの行52に対する同時アクセスをサポートする。以下で明らかになるように,メモリ列の幅,バンクおよびランクの数,並びに本願において開示される実装態様に依存したパラメータは本発明の実施例の間で変わるであろう。」

(3)引用文献1に記載の発明
ア.上記Aの「情報処理システムは,その記憶装置を構成する憶素子(当審注;「記憶素子」の誤記)として,DRAM(Dynamic Random Access Memory)素子,SRAM(Static Random Access Memory)素子等を使用している。また,近年,クロック信号に同期して動作するSDRAM(Synchronous DRAM),SSRAM(Synchronous SRAM)も広く使用されている」という記載,上記Bの「本発明の一実施形態による情報処理システムは,図1に示すように,命令処理を実行する命令処理プロセッサ1と,メモリ制御を行うメモリ制御装置であるメモリコントローラ2と,メモリ装置3とにより構成される」という記載,同じく,上記Bの「メモリコントローラ2は,リクエスト発行を制御すると共に・・・メモリ制御タイミングを変更してメモリタイミングテーブル22の内容を更新するリクエスト発行制御回路21と,メモリ参照タイミングを登録したメモリタイミングテーブル22と,SDRAM等のメモリを制御する信号を生成するメモリ制御タイミング生成回路23と,メモリ制御タイミングを生成するときに参照するメモリ制御タイミングレジスタ24と・・・を備えて構成されている」という記載,同じく,上記Bの「メモリ装置3は,DRAM等のメモリ群32・・・を備えて構成されている」という記載,同じく,上記Bの「メモリ群32は,メモリの種類,動作速度の異なるメモリ素子により構成されていてよく,例えば,図2に示すように,速度の異なるメモリ素子群が,それぞれ異なる実装位置に実装されて構成される」という記載,及び,上記Dの「メモリ装置に搭載されているメモリ素子群がSDRAMであるとして説明したが,本発明は,メモリ装置に搭載するメモリ素子として,DRAM,SRAM等の仕様の異なるメモリ素子が混在して搭載された場合に適用することができ」という記載から,引用文献1には,
“命令処理を実行する命令処理プロセッサ1と,メモリ制御を行うメモリ制御装置であるメモリコントローラ2と,メモリ装置3とにより構成される情報処理システムであって,
前記メモリコントローラ2は,リクエスト発行を制御すると共に,メモリ制御タイミングを変更してメモリタイミングテーブル22の内容を更新するリクエスト発行制御回路21と,メモリ参照タイミングを登録したメモリタイミングテーブル22と,SDRAM等のメモリを制御する信号を生成するメモリ制御タイミング生成回路23と,メモリ制御タイミングを生成するときに参照するメモリ制御タイミングレジスタ24とを備え,
前記メモリ装置3は,メモリ群32を備えて構成され,
前記メモリ群32は,DRAM,SRAM等のメモリの種類,動作速度の異なるメモリ素子により構成され,速度の異なるメモリ素子群が,それぞれ異なる実装位置に実装されて構成されている,情報処理システム”が記載されていることが読み取れる。

イ.上記Cの「情報処理システムにおいて,通常のメモリ参照リクエストは,命令処理プロセッサ1からメモリコントローラ2内のリクエスト発行制御回路21に対して発行される。メモリ参照リクエストを受け取ったリクエスト発行制御回路21は,目的のメモリが他のリクエストによって参照されていたり,リフレッシュなどの実行中でないかをチェックし,起動可能であれば,メモリ制御タイミング生成回路23に対してメモリの起動を要求する。メモリ制御タイミング生成回路23は,メモリ制御タイミングレジスタ24に設定されたパラメータに基づいて,メモリ装置3を構成するSDRAM等によるメモリ素子に制御信号を出力する」という記載,同じく,上記Cの「メモリ制御タイミングレジスタ24に含まれるタイミング情報は,リクエスト発行制御回路21からの指示により,メモリタイミングテーブル22から取り出してメモリ制御タイミングレジスタ24にセットされるものである」という記載,及び,同じく,上記Cの「そして,このタイミング情報は,メモリ装置3に実装されるメモリ素子がSDRAMである場合,SDRAMをコントロールするクロック信号の周期(CLK),SDRAMをACTIVATEさせると共にローアドレスを送出するコマンドの発行からカラムアドレスを送出するまでの時間(RCD),カラムアドレスを受け取ってからデータをSDRAMから出力するまでの時間(CL),SDRAMから出力されたデータがメモリ素子が実装された基板等を渡って制御装置に取り込まれるまでの時間(FT)等のパラメータによるタイミング情報である」という記載から,引用文献1においては,
“情報処理システムにおいて,命令処理プロセッサ1からメモリコントローラ2内のリクエスト発行制御回路21に対して,メモリ参照リクエストが発行されると,
前記メモリ参照リクエストを受け取ったリクエスト発行制御回路21は,目的のメモリが起動可能であれば,メモリ制御タイミング生成回路23に対してメモリの起動を要求し,
前記メモリ制御タイミング生成回路23は,前記リクエスト発行制御回路21からの指示により,メモリタイミングテーブル22から,コントロールするクロック信号の周期(CLK)等のパラメータによるタイミング情報を取り出してメモリ制御タイミングレジスタ24にセットし,
前記メモリ制御タイミングレジスタ24に設定されたパラメータであるタイミング情報に基づいて,メモリ装置3を構成するSDRAM等によるメモリ素子に制御信号を出力する”ものであることが読み取れる。

ウ.以上,上記ア.,及び,イ.において検討した事項から,引用文献1には,次の発明(以下,これを「引用発明」という)が,記載されているものと認める。

「命令処理を実行する命令処理プロセッサ1と,メモリ制御を行うメモリ制御装置であるメモリコントローラ2と,メモリ装置3とにより構成される情報処理システムであって,
前記メモリコントローラ2は,リクエスト発行を制御すると共に,メモリ制御タイミングを変更してメモリタイミングテーブル22の内容を更新するリクエスト発行制御回路21と,メモリ参照タイミングを登録したメモリタイミングテーブル22と,SDRAM等のメモリを制御する信号を生成するメモリ制御タイミング生成回路23と,メモリ制御タイミングを生成するときに参照するメモリ制御タイミングレジスタ24とを備え,
前記メモリ装置3は,メモリ群32を備えて構成され,
前記メモリ群32は,DRAM,SRAM等のメモリの種類,動作速度の異なるメモリ素子により構成され,速度の異なるメモリ素子群が,それぞれ異なる実装位置に実装されて構成されている,情報処理システムにおいて,
前記命令処理プロセッサ1から前記メモリコントローラ2内の前記リクエスト発行制御回路21に対して,メモリ参照リクエストが発行されると,
前記メモリ参照リクエストを受け取った前記リクエスト発行制御回路21は,目的のメモリが起動可能であれば,前記メモリ制御タイミング生成回路23に対してメモリの起動を要求し,
前記メモリ制御タイミング生成回路23は,前記リクエスト発行制御回路21からの指示により,前記メモリタイミングテーブル22から,コントロールするクロック信号の周期(CLK)等のパラメータによるタイミング情報を取り出して前記メモリ制御タイミングレジスタ24にセットし,
前記メモリ制御タイミングレジスタ24に設定されたパラメータであるタイミング情報に基づいて,メモリ装置3を構成するSDRAM等によるメモリ素子に制御信号を出力する,方法。」

(4)本件補正発明と引用発明との対比及び判断
ア.引用発明においては,「メモリ群32は,DRAM,SRAM等のメモリの種類,動作速度の異なるメモリ素子により構成され」ていて,
引用発明における「メモリ素子」とは,“メモリ・チップ”に他ならない。
そして,本件補正発明において,「領域」とは,「領域は,一組の1つ以上のセル,一組の1つ以上の行,一組の1つ以上のアレイ,一組の1つ以上のバンク,一組の1つ以上のランク,一組の1つ以上のチップ,及び,一組の1つ以上のデュアル・インライン・メモリ・モジュール(DIMM),のうち1つ」であるから,
引用発明における「メモリ素子」が,
本件補正発明における「領域」に相当するので,
引用発明における「DRAM,SRAM等のメモリの種類,動作速度の異なるメモリ素子により構成され」る「メモリ群32」が,
本件補正発明における「ダイナミックランダムアクセスメモリ(DRAM)を含むメモリの複数の領域」に相当する。

イ.引用発明において,
「命令処理プロセッサ1から前記メモリコントローラ2内の前記リクエスト発行制御回路21に対して,メモリ参照リクエストが発行される」,
「メモリ参照リクエストを受け取った前記リクエスト発行制御回路21は,目的のメモリが起動可能であれば,前記メモリ制御タイミング生成回路23に対してメモリの起動を要求し」,
「メモリ制御タイミング生成回路23は,前記リクエスト発行制御回路21からの指示により,前記メモリタイミングテーブル22から,コントロールするクロック信号の周期(CLK)等のパラメータによるタイミング情報を取り出して前記メモリ制御タイミングレジスタ24にセットし」,及び,
「メモリ制御タイミングレジスタ24に設定されたパラメータであるタイミング情報に基づいて,メモリ装置3を構成するSDRAM等によるメモリ素子に制御信号を出力する」,
という一連の処理は,“メモリアクセス処理”に他ならず,
引用発明における“一連のメモリアクセス処理”の内,
「メモリ制御タイミング生成回路23は,前記リクエスト発行制御回路21からの指示により,前記メモリタイミングテーブル22から,コントロールするクロック信号の周期(CLK)等のパラメータによるタイミング情報を取り出して前記メモリ制御タイミングレジスタ24にセットし」,
「メモリ制御タイミングレジスタ24に設定されたパラメータであるタイミング情報に基づいて,メモリ装置3を構成するSDRAM等によるメモリ素子に制御信号を出力する」ことは,
“アクセスするメモリ素子に対して,メモリタイミングテーブルから,パラメータによるタイミング情報を出力して,当該メモリ素子へのアクセスのスケジューリングを行う”ことであるから,
引用発明における“メモリ素子への,一連のメモリアクセス処理”が,
本件補正発明における「ある領域へのメモリアクセスを,前記領域に特有のメモリタイミングパラメータに基づいてスケジューリングすること」に相当する。

ウ.上記ア.,及び,イ.において検討した事項から,
引用発明における“DRAM,SRAM等のメモリの種類,動作速度の異なるメモリ素子により構成されるメモリ群32のメモリ素子への一連のメモリアクセス処理”が,
本件補正発明における「ダイナミックランダムアクセスメモリ(DRAM)を含むメモリの複数の領域のうちある領域へのメモリアクセスを,前記領域に特有のメモリタイミングパラメータに基づいてスケジューリングすること」に相当し,
上記ア.において検討したとおり,
引用発明における「メモリ素子」が,
本件補正発明における「領域」に相当するので,
本件補正発明と,引用発明とは,
「ダイナミックランダムアクセスメモリ(DRAM)を含むメモリの複数の領域のうちある領域へのメモリアクセスを,前記領域に特有のメモリタイミングパラメータに基づいてスケジューリングすることであって,前記領域は,一組の1つ以上のセル,一組の1つ以上の行,一組の1つ以上のアレイ,一組の1つ以上のバンク,一組の1つ以上のランク,一組の1つ以上のチップ,及び,一組の1つ以上のデュアル・インライン・メモリ・モジュール(DIMM),のうち1つを備える,こと,
を備える方法。」
である点で一致し,相違点はない。

エ.よって,本件補正発明は,引用文献1に記載された発明であるから,特許法第29条第1項第3号に該当し,特許出願の際,独立して特許を受けることができない。

オ.上記ア.?エ.における検討においては,本件補正発明において,
「領域は,一組の1つ以上のセル,一組の1つ以上の行,一組の1つ以上のアレイ,一組の1つ以上のバンク,一組の1つ以上のランク,一組の1つ以上のチップ,及び,一組の1つ以上のデュアル・インライン・メモリ・モジュール(DIMM),のうち1つを備える」ことを根拠に,引用発明における「メモリ素子」(本件補正発明における「チップ」に相当)と,「領域」とが同一であるとしたが,
仮に,本件補正発明の「領域」が,「一組の1つ以上のセル,一組の1つ以上の行,一組の1つ以上のアレイ,一組の1つ以上のバンク,一組の1つ以上のランク,一組の1つ以上のチップ,及び,一組の1つ以上のデュアル・インライン・メモリ・モジュール(DIMM),のうち」の何れかを含むものであるのに対して,
引用発明においては,「メモリ素子」を含むことは示されているが,その他の「一組の1つ以上のセル,一組の1つ以上の行,一組の1つ以上のアレイ,一組の1つ以上のバンク,一組の1つ以上のランク」,「及び,一組の1つ以上のデュアル・インライン・メモリ・モジュール(DIMM)」の何れかを含み得る点については,特に言及されていない点を,本件補正発明と,引用発明との相違点としたとしても,
「一組の1つ以上のセル,一組の1つ以上の行,一組の1つ以上のアレイ,一組の1つ以上のバンク,一組の1つ以上のランク」,「及び,一組の1つ以上のデュアル・インライン・メモリ・モジュール(DIMM)」といった事項は,上記Eに引用した,引用文献2の記載内容,上記Fに引用した,引用文献3の記載内容,及び,上記H?Jに引用した,周知文献1,及び,周知文献2の記載にもあるとおり,メモリ制御の技術分野にあっては,本願の出願前に,当業者には周知の技術事項であって,制御の単位をどのように設定するかは,当業者が適宜選択し得る事項であるから,
上記指摘の相違点は,格別のものではなく,本件補正発明の構成によってもたらされる効果も,当業者であれば当然に予測可能なものに過ぎず格別なものとは認められない。

カ.よって,本件補正発明は,引用発明,及び,引用文献2,引用文献3,周知文献1,周知文献2に記載された技術事項に基づいて当業者が容易に発明をすることができたものであるので,特許法第29条第2項の規定により,特許出願の際,独立して特許を受けることができない。

3.補正却下むすび
したがって,本件手続補正は,特許法第17条の2第6項において準用する同法第126条第7項の規定に違反するので,同法第159条第1項の規定において読み替えて準用する同法第53条第1項の規定により却下すべきものである。

よって,補正却下の決定の結論のとおり決定する。

第3.本願発明について
平成29年12月26日付けの手続補正は,上記のとおり却下されたので,本願の請求項1に係る発明(以下,これを「本願発明」という)は,平成29年7月3日付けの手続補正により補正された特許請求の範囲の請求項1に記載された,上記「第2.平成29年12月26日付けの手続補正の却下の決定」の「1.補正の内容」において,補正前の請求項1として引用した,次のとおりのものである。

「メモリの複数の領域のうちある領域へのメモリアクセスを,前記領域に特有のメモリタイミングパラメータに基づいてスケジューリングすること,
を備える方法。」

第4.原審拒絶理由及び拒絶査定
1.原審拒絶理由
原審拒絶理由は概略次のとおりである。
「4.(新規性)この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない。
5.(進歩性)この出願の下記の請求項に係る発明は,その出願前に日本国内又は外国において,頒布された下記の刊行物に記載された発明又は電気通信回線を通じて公衆に利用可能となった発明に基いて,その出願前にその発明の属する技術の分野における通常の知識を有する者が容易に発明をすることができたものであるから,特許法第29条第2項の規定により特許を受けることができない。
記 (引用文献等については引用文献等一覧参照)
・・・(中略)・・・
●理由4(新規性)について
・請求項1,8
・引用文献1,2
・備考
引用文献1([0015]-[0040],第1-5図)や,引用文献2(要約,[0034]-[0037],第6図)には,メモリの複数の領域(引用文献1においては実装位置A?Dに配置された各メモリ群,引用文献2においてはバンク)のうちある領域へのメモリアクセスを,領域に特有のタイミングパラメータに基づいてスケジューリングするものが記載されている。
・・・(中略)・・・
●理由5(進歩性)について
・請求項1,5,6,8,15
・引用文献1,2
・備考
(請求項1,8について)
引用文献1([0015]-[0040],第1-5図)や,引用文献2(要約,[0034]-[0037],第6図)には,メモリの複数の領域(引用文献1においては実装位置A?Dに配置された各メモリ群,引用文献2においてはバンク)のうちある領域へのメモリアクセスを,領域に特有のタイミングパラメータに基づいてスケジューリングするものが記載されている。
よって,請求項1,8に係る発明は,引用文献1または引用文献2に記載されたものに基づいて,当業者が容易に想到し得たものである。
・・・(中略)・・・
＜引用文献等一覧＞
1.特開2001-290697号公報
2.特開平8-227377号公報
3.特開2002-366421号公報
4.特開2013-89001号公報(周知技術を示す文献)
5.特開2013-90100号公報(周知技術を示す文献)」

2.原審拒絶査定
原審における平成29年8月28日付けの拒絶査定(以下,これを「原審拒絶査定」という)は,次のとおりである。

「●理由4(特許法第29条第1項第3号)について
・請求項 1,4,7
・引用文献等 1
出願人は意見書において,引用文献1には,種類,動作速度の異なる「複数のメモリ素子」ごと(つまり,実装位置A,B,C,Dの各々に実装されたメモリ素子群ごと)のメモリアクセスを制御することが単に開示されているに過ぎず,「一つのメモリ素子を構成する複数の領域」ごとのメモリアクセスを,「各領域」に特有のメモリタイミングパラメータに基づいてスケジューリングすることについて何等言及されておりません,と主張している。
しかし,引用文献1には,段落[0003]に「実装するメモリ素子を増加させることにより,装置上での空間的な広がり・・・が多くなり,素子の実力性能を発揮することができなくなってきている。」,段落[0007]に「素子の実装位置・・・を自己検出し,・・・安定してメモリ素子を最高性能で動作させることができる」,段落[0037]に「メモリ装置に実装されるメモリ素子群の実装位置・・・に基づいて,各メモリ素子群を最適なタイミングで制御することができる」と記載されており,また,第2-3図等に,動作速度は同じ低速であるが,実装位置が異なる,実装位置CとDのメモリのメモリタイミングパラメータCLとFTが異なることが記載されているように,引用文献1に記載の発明は,メモリ素子の実装位置(つまり,領域)に特有のメモリタイミングパラメータCLとFTに基づいてスケジューリングしている。
よって,請求項1,4,7に係る発明は,引用文献1に記載された発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない。

●理由5(特許法第29条第2項)について
・請求項 1-13
・引用文献等 1 または 1,3 または 1,3-5
理由4の備考等を参照。
よって,請求項1,4-7,13に係る発明は,引用文献1に記載された発明に基づいて,請求項2-3,8に係る発明は,引用文献1,3に記載された発明に基づいて,請求項9-12に係る発明は,引用文献1,3-5に記載された発明に基づいて,当業者であれば容易になし得たものであるから,特許法第29条2項の規定により,特許を受けることができない。

＜引用文献等一覧＞
1.特開2001-290697号公報
2.特開平8-227377号公報(本拒絶査定では不使用)
3.特開2002-366421号公報
4.特開2013-89001号公報(周知技術を示す文献)
5.特開2013-90100号公報(周知技術を示す文献)」

第5.当審の判断
1.引用文献に記載の発明
原審拒絶理由に引用され,上記「第2.平成29年12月26日付けの手続補正の却下の決定」の「2.補正の適否」における「(2)引用文献に記載の事項」において,引用文献1として引用された,,特開2001-290697号公報(2001年10月19日公開)には,上記「第2.平成29年12月26日付けの手続補正の却下の決定」の「2.補正の適否」における「(3)引用文献1に記載の発明」において認定したとおりの,次の引用発明が記載されている。

「命令処理を実行する命令処理プロセッサ1と,メモリ制御を行うメモリ制御装置であるメモリコントローラ2と,メモリ装置3とにより構成される情報処理システムであって,
前記メモリコントローラ2は,リクエスト発行を制御すると共に,メモリ制御タイミングを変更してメモリタイミングテーブル22の内容を更新するリクエスト発行制御回路21と,メモリ参照タイミングを登録したメモリタイミングテーブル22と,SDRAM等のメモリを制御する信号を生成するメモリ制御タイミング生成回路23と,メモリ制御タイミングを生成するときに参照するメモリ制御タイミングレジスタ24とを備え,
前記メモリ装置3は,メモリ群32を備えて構成され,
前記メモリ群32は,DRAM,SRAM等のメモリの種類,動作速度の異なるメモリ素子により構成され,速度の異なるメモリ素子群が,それぞれ異なる実装位置に実装されて構成されている,情報処理システムにおいて,
前記命令処理プロセッサ1から前記メモリコントローラ2内の前記リクエスト発行制御回路21に対して,メモリ参照リクエストが発行されると,
前記メモリ参照リクエストを受け取った前記リクエスト発行制御回路21は,目的のメモリが起動可能であれば,前記メモリ制御タイミング生成回路23に対してメモリの起動を要求し,
前記メモリ制御タイミング生成回路23は,前記リクエスト発行制御回路21からの指示により,前記メモリタイミングテーブル22から,コントロールするクロック信号の周期(CLK)等のパラメータによるタイミング情報を取り出して前記メモリ制御タイミングレジスタ24にセットし,
前記メモリ制御タイミングレジスタ24に設定されたパラメータであるタイミング情報に基づいて,メモリ装置3を構成するSDRAM等によるメモリ素子に制御信号を出力する,方法。」

2.本願発明と引用発明との対比及び当審の判断
(1)本願発明は,本件補正発明から,本件補正発明における「メモリの複数の領域」に加えられた限定事項である,
「ダイナミックランダムアクセスメモリ(DRAM)を含む」,
という構成と,同じく,本件補正発明における「領域」に加えられた限定事項である,
「領域は,一組の1つ以上のセル,一組の1つ以上の行,一組の1つ以上のアレイ,一組の1つ以上のバンク,一組の1つ以上のランク,一組の1つ以上のチップ,及び,一組の1つ以上のデュアル・インライン・メモリ・モジュール(DIMM),のうち1つを備える」,
という構成を取り除いたものであるから,
本願発明と,引用発明とは,上記「第2.平成29年12月26日付けの手続補正の却下の決定」の「2.補正の適否」における「(4)本件補正発明と引用発明との対比及び判断」のア.?エ.おいて検討したとおり,
「メモリの複数の領域のうちある領域へのメモリアクセスを,前記領域に特有のメモリタイミングパラメータに基づいてスケジューリングすること,
を備える方法。」
である点で一致し,相違点はない。

(2)以上,上記(1)において検討したとおり,本願発明は,引用文献1に記載されたものであるから,本願発明は,引用発明に基づいて当業者が容易に発明をすることができたものである。

第6.むすび
したがって,本願発明は,引用文献1に記載された発明であるから,特許法第29条第1項第3号に該当し,特許を受けることができない。
そして,本願発明は,引用文献1に記載された発明に基づいて当業者が容易に発明をすることができたものであるので,特許法第29条第2項の規定により特許を受けることができない。


よって,結論のとおり審決する。
 
別掲
 
審理終結日 2018-09-25 
結審通知日 2018-10-02 
審決日 2018-10-18 
出願番号 特願2016-513194(P2016-513194)
審決分類 P 1 8・ 121- Z (G06F)
P 1 8・ 575- Z (G06F)
P 1 8・ 113- Z (G06F)
最終処分 不成立  
前審関与審査官 塚田 肇、滝谷 亮一  
特許庁審判長 辻本 泰隆
特許庁審判官 石井 茂和
山崎 慎一
発明の名称 領域特有のメモリアクセススケジューリングを有するメモリシステム  
代理人 早川 裕司  
代理人 佐野 良太  
代理人 村雨 圭介  

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