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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
管理番号 1351243
審判番号 不服2017-5409  
総通号数 234 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2019-06-28 
種別 拒絶査定不服の審決 
審判請求日 2017-04-17 
確定日 2019-05-22 
事件の表示 特願2014-515855「物理的に除去可能なマスクを用いたレーザ・プラズマエッチングウェハダイシング」拒絶査定不服審判事件〔平成24年12月20日国際公開、WO2012/173792、平成26年 9月 8日国内公表、特表2014-523116、請求項の数(12)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,2012年(平成24年)5月31日(パリ条約による優先権主張外国庁受理2011年6月15日,米国)を国際出願日とする出願であって,その手続の経緯は以下のとおりである。
平成28年 4月12日付け 拒絶理由通知書
平成28年 9月22日 意見書・手続補正書の提出
平成28年12月21日付け 拒絶査定
平成29年 4月17日 審判請求書・手続補正書の提出
平成30年 7月24日付け 拒絶理由通知書
平成31年 1月29日 意見書・手続補正書の提出

第2 原査定の概要
原査定(平成28年12月21日付け拒絶査定)の概要は次のとおりである。

この出願の請求項1ないし14に係る発明は,以下の引用文献1ないし4に記載された発明に基づいて,その発明の属する技術の分野における通常の知識を有する者が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない。

<引用文献等一覧>
引用文献1 特開2006-253402号公報
引用文献2 特開2008-193034号公報
引用文献3 国際公開第2003/071591号
引用文献4 国際公開第2010/111089号

第3 当審拒絶理由の概要
当審拒絶理由(平成30年7月24日付け拒絶理由)の概要は次のとおりである。

A.この出願は,特許請求の範囲の請求項7ないし11の記載が,特許法第36条第6項第1号に規定する要件を満たしていない。
B.この出願は,特許請求の範囲の請求項5及び11の記載が,特許法第36条第6項第2号に規定する要件を満たしていない。
C.この出願の請求項1ないし14に係る発明は,以下の引用文献1及び2並びに5ないし8に記載された発明に基づいて,その発明の属する技術の分野における通常の知識を有する者が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない。
<引用文献等一覧>
引用文献1 特開2006-253402号公報
引用文献5 国際公開第2009/117451号
引用文献2 特開2008-193034号公報
引用文献6 特表2007-533139号公報
引用文献7 特表2011-517368号公報
引用文献8 国際公開第2010/080983号

第4 本願発明
本願請求項1ないし12に係る発明(以下,それぞれ「本願発明1」ないし「本願発明12」という。)は,平成31年1月29日提出の手続補正書で補正された特許請求の範囲の請求項1ないし12に記載された事項により特定される発明であり,本願発明1ないし12は以下のとおりの発明である。

「【請求項1】
複数の集積回路を含む半導体ウェハをダイシングする方法であって、
半導体ウェハの上方に、集積回路を覆い、保護するマスクを形成する工程と、
フェムト秒ベースのレーザスクライビングプロセスによってマスク及び半導体ウェハの一部をパターニングし、これによって集積回路間の半導体ウェハの領域を露出させるギャップをパターニングされたマスク及び半導体ウェハに提供する工程であって、各ギャップは半導体ウェハ内でその深さ方向に一定の幅を有し、フェムト秒ベースのレーザは、540ナノメートル以下の波長と400フェムト秒以下のパルス幅を有し、540ナノメートル以下の波長と400フェムト秒以下のパルス幅を有するフェムト秒ベースのレーザスクライビングプロセスは、近赤外又は赤外範囲内の波長を有するフェムト秒ベースのレーザスクライビングプロセスよりもチッピング、マイクロクラック、及び層間剥離の少ないアブレーションプロセスを提供する工程と、
半導体ウェハ内にトレンチを形成するために、ギャップを貫通して半導体ウェハをエッチングし、これによって個片化された集積回路を形成する工程であって、各トレンチはその深さ方向に前記一定の幅を有する工程と、
個片化された集積回路からパターニングされたマスクを分離する工程を含む方法。
【請求項2】
マスクを形成する工程は、集積回路に薄いポリマーシートを接着させる工程を含む請求項1記載の方法。
【請求項3】
薄いポリマーシートは、集積回路に対して透明であり、約50ミクロン以下の厚さを有する請求項2記載の方法。
【請求項4】
マスクを形成する工程は、集積回路上にフォトレジスト層を堆積させる工程を含む請求項1記載の方法。
【請求項5】
半導体ウェハの上方にマスクを形成する工程は、高密度プラズマエッチングプロセスに耐えるのに適したマスクを形成する工程を含む請求項1記載の方法。
【請求項6】
請求項1記載の方法を実行することにより、複数の集積回路を含む半導体ウェハをダイシングするためのシステムであって、
ファクトリインタフェースと、
ファクトリインタフェースに結合されたレーザスクライブ装置であって、レーザスクライブ装置は、540ナノメートル以下の波長と400フェムト秒以下のパルス幅を有するフェムト秒ベースのレーザを含み、540ナノメートル以下の波長と400フェムト秒以下のパルス幅を有するフェムト秒ベースのレーザは、近赤外又は赤外範囲内の波長を有するフェムト秒ベースのレーザよりもチッピング、マイクロクラック、及び層間剥離の少ないアブレーションプロセスを提供するレーザスクライブ装置と、
ファクトリインタフェースに結合され、プラズマエッチングチャンバを含むクラスタツールであって、レーザスクライブ装置はクラスタツール内には含まれないクラスタツールと、
ファクトリインタフェースに結合され、物理的に除去可能なマスクを形成するように構成された堆積チャンバを含むシステム。
【請求項7】
堆積チャンバは、集積回路に薄いポリマーシートを接着するように構成される請求項6記載のシステム。
【請求項8】
堆積チャンバは、集積回路上にフォトレジスト層を堆積するように構成される請求項6記載のシステム。
【請求項9】
堆積チャンバは、クラスタツールに収容され、クラスタツールは、
マスク除去ステーション又はチャンバを含む請求項6記載のシステム。
【請求項10】
複数の集積回路を含む半導体ウェハをダイシングする方法であって、
シリコン基板の上方に、物理的に除去可能なマスクを形成する工程であって、物理的に除去可能なマスクは、シリコン基板上に配置された集積回路を覆い、保護し、集積回路は、低K材料の層及び銅の層の上方に配置された二酸化ケイ素の層を含む工程と、
フェムト秒ベースのレーザスクライビングプロセスによって、物理的に除去可能なマスクと、二酸化ケイ素の層と、低K材料の層と、銅の層と、シリコン基板の一部をパターニングし、これによってギャップを有するパターニングされたシリコン基板を提供し、集積回路間のシリコン基板の領域を露出させる工程であって、各ギャップは半導体ウェハ内でその深さ方向に一定の幅を有し、フェムト秒ベースのレーザは、540ナノメートル以下の波長と400フェムト秒以下のパルス幅を有し、540ナノメートル以下の波長と400フェムト秒以下のパルス幅を有するフェムト秒ベースのレーザスクライビングプロセスは、近赤外又は赤外範囲内の波長を有するフェムト秒ベースのレーザスクライビングプロセスよりもチッピング、マイクロクラック、及び層間剥離の少ないアブレーションプロセスを提供する工程と、
シリコン基板内にトレンチを形成するために、ギャップを貫通してシリコン基板をエッチングし、これによって個片化された集積回路を形成する工程であって、各トレンチはその深さ方向に前記一定の幅を有する工程と、
個片化された集積回路から物理的に除去可能なマスクを分離する工程を含む方法。
【請求項11】
レーザスクライビングプロセスによって、物理的に除去可能なマスクと、二酸化ケイ素の層と、低K材料の層と、銅の層をパターニングする工程は、二酸化ケイ素の層をアブレーション加工する前に物理的に除去可能なマスクをアブレーション加工する工程と、低K材料の層及び銅の層をアブレーション加工する前に二酸化ケイ素の層をアブレーション加工する工程を含む請求項10記載の方法。
【請求項12】
物理的に除去可能なマスクを形成する工程は、集積回路に薄いポリマーシートを接着する工程を含む請求項10記載の方法。」

第5 引用文献,引用発明等
1 引用文献1記載事項
原査定及び当審の拒絶の理由に引用された引用文献1には,図面とともに次の事項が記載されている。(下線は,当審で付与した。以下,同じ。)

「【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、特にウェハ上に複数形成された半導体装置を個々の装置に分離する方法に関する。」

「【0016】
(第一の実施形態)
図1(a)?図1(c)、図2(a)および図2(b)は、本実施形態の半導体装置の製造工程を示す断面図である。また、図3は、図1(a)の前段階の半導体ウェハの構成を示す平面図である。また、図4は、図3、図1(a)?図1(c)、図2(a)および図2(b)の手順で得られる半導体装置の構成を示す断面図である。図4は、図3のA-A’断面図に対応する。
【0017】
まず、図3および図4を参照して、本実施形態の半導体装置の構成を説明する。図3および図4に示した半導体装置100は、シリコンウェハ101がダイシング線120でダイシングされて分割されてなり、シリコンウェハ101上に配線層103が設けられた構成である。配線層103は、絶縁膜(不図示)と、絶縁膜中に埋設された導電材料(不図示)からなる配線とを有する。配線は、たとえば銅等の金属とすることができる。また、配線層103は、配線層と層間絶縁膜とが積層された多層構造とすることができる。
【0018】
なお、半導体装置100の側面、すなわちダイシング面111は、以下に説明する製造方法に特有の断面形状となっているが、これについては、半導体装置100の製造方法を説明した後、図5および図6を参照して説明する。
【0019】
次に、図1(a)?図1(c)、図2(a)、図2(b)および図3を参照して半導体装置100の製造方法を説明する。
半導体装置100は、以下の工程により得られる。
ステップ105:半導体基板(シリコンウェハ101)の素子形成面の上部に配線層103を設ける工程、
ステップ101:配線層103の上部に保護膜105を設ける工程、
ステップ102:保護膜105にレーザ光を照射し、保護膜105から配線層103を貫通し、シリコンウェハ101の内部に到達する溝部107を設ける工程、
ステップ103:溝部107を設ける工程の後、溝部107の底部から、シリコンウェハ101を深さ方向に選択的に除去する工程、および
ステップ104:シリコンウェハ101を深さ方向に選択的に除去する工程の後、溝部107が設けられた箇所においてシリコンウェハ101を分離して、シリコンウェハ101を個片化する工程。
ステップ102においては、シリコンウェハ101に、素子形成面の側すなわち保護膜105の形成面の側からレーザ光を照射する。
ステップ103のシリコンウェハ101を深さ方向に選択的に除去する工程は、エッチングによりシリコンウェハ101を除去する工程を含む。
ステップ104のシリコンウェハ101を個片化する前記工程は、シリコンウェハ101を裏面から薄化する工程を含む。
ステップ105の配線層を設ける工程は、レーザ光が照射される領域において、配線層103中に配線を設ける工程を含む。このとき、ステップ102の溝部を設ける工程は、保護膜105から配線層103を経由してシリコンウェハ101の内部にわたる溝部107を設けるとともに、配線を切断する工程である。
保護膜105は、非金属材料により構成される。
本実施形態の製造方法は、ステップ103のシリコンウェハ101を深さ方向に選択的に除去する工程の後、保護膜105を除去する工程(ステップ106)を含む。本実施形態では、ステップ104の個片化工程の前に保護膜105を除去する。
保護膜105が水溶性の樹脂を含む膜であって、ステップ106の保護膜105を除去する工程が、素子形成面を水洗することにより保護膜105を除去する工程を含むことができる。
また、保護膜105が有機溶媒溶解性の樹脂を含む膜であって、ステップ106の保護膜105を除去する工程が、素子形成面を有機溶媒で洗浄することにより保護膜105を除去する工程を含んでもよい。」

「【0029】
たとえば、上述した材料のうち、PVAを用いる場合には、保護膜105の膜厚をたとえば3μm以上とすることができる。こうすることにより、ステップ103におけるシリコンウェハ101の異方性エッチング時に配線層103を確実に保護することができる。また、保護膜105の膜厚は、たとえば50μm以下とすることができる。こうすることにより、ステップ106において保護膜105を除去する際に、さらに容易に除去することができる。
【0030】
また、上述した材料のうち、有機溶媒溶解性の樹脂を用いる場合、保護膜105の膜厚をたとえば3μm以上とすることができる。こうすることにより、ステップ103におけるシリコンウェハ101の異方性エッチング時に配線層103を確実に保護することができる。また、保護膜105の膜厚は、たとえば10μm以下とすることができる。こうすることにより、ステップ106において保護膜105を除去する際に、さらに容易に除去することができる。
【0031】
ステップ102において、レーザ加工に用いられるレーザ光としては、たとえばYAG(イットリウム・アルミニウム・ガーネット)レーザのSHG(第二高周波)またはTHG(第三高周波)を用いる。また、ArFエキシマレーザ等のエキシマレーザを用いてもよい。
【0032】
ステップ103のシリコンウェハ101のドライエッチングにおいては、たとえば、ボッシュ法、Bを添加したエッチングガスによるドライエッチング、クライオプロセス等を用いることができる。なお、ボッシュ法は、CF系照射による保護膜生成とF系ガスを用いたシリコンウェハのエッチングとの繰り返しによる異方性エッチングである。さらに具体的には、SF_(6)とO_(2)の同時照射とC_(4)F_(8)の照射とを交互に行い、エッチングを行う。また、クライオプロセスは、シリコンウェハ101をたとえば-50℃以下の温度に冷却した状態で、SF_(6)ガス等のエッチングガスを用いてエッチングする方法である。半導体装置100のダイシング面111の形状は、図5および図6を参照して後述するように、これらのエッチング方法の違いにより特徴的な形状となる。
【0033】
ステップ106における保護膜105の除去方法は、保護膜105の材料に応じて選択される。たとえば、保護膜105の材料を水溶性樹脂とした場合、シリコンウェハ101の素子形成面の水洗により保護膜105を除去することができる。また、保護膜105の材料を有機溶媒溶解性材料を用いた場合、保護膜105を溶解させる溶媒を用いて、シリコンウェハ101の素子形成面を洗浄することができる。また、保護膜105の材料が昇華性の材料である場合、シリコンウェハ101を所定の温度以上、たとえば60℃以上に加熱して昇華させる方法を用いることができる。また、保護膜105の材料に応じて、酸素プラズマ照射による除去(アッシング)または粘着テープによる引き剥がし等の方法を用いることもできる。」

「【0037】
図6は、図4の半導体装置100のダイシング面111の配線層103の近傍を拡大して示した断面図である。図6において、配線層103は、配線層と層間絶縁膜とが積層された多層構造となっている。図6のダイシング面111のうち、配線層103の側面部分は、ステップ102においてレーザにより切断されて形成される。このため、配線層103が異なる材料が積層された構成の場合、レーザ光照射においてダイシング面111が加熱されて、配線層103を構成する各層の材料の融点を反映したパルス形状の凹凸面115がダイシング面111に出現する。
【0038】
凹凸面115は、配線層103の各層の加熱に対する耐久性を反映した形状となる。凹凸面115は、構成材料の融点に応じて、ダイシング面111端部から面内方向に向かう後退部の後退量が異なるために生じるものと推察される。たとえば、シリコン酸化膜、低誘電率層間絶縁膜、およびエッチングストッパ膜として機能する窒化膜等が所定の順序で積層されていている場合、これらの膜の融点を反映した凹凸面が形成される。また、たとえば、ダイシング線120において、配線層103に低誘電率層間絶縁膜と、金属配線と、SiO_(2)膜とが所定の位置に所定の順で積層されている場合、低誘電率層間絶縁膜、金属配線、SiO_(2)膜の順に端部が除去されて後退する度合いが大きい。
【0039】
また、図6において、シリコンウェハ101の上部も、ステップ102においてレーザ光により溝状に切断される。このため、配線層103との境界部近傍においては、レーザ光照射よりシリコンウェハ101が溶解して飛散し、サイドエッチングされて、後退部117が生じる。また、シリコンウェハ101において、レーザ光照射による切断領域以外の領域においては、ダイシング面111はボッシュ法により形成された面であるため、凹凸面119内に、たとえば1μm程度のピッチの凹凸がシリコンウェハ101の法線方向に沿って周期的に形成される。この凹凸を構成する凹部は、シリコンウェハ101の面内方向に延在している。
【0040】
図5および図6に示したように、凹凸面119は、大きいピッチの凹凸が形成されるとともに、さらに大きいピッチの凹凸の凹部に、大きいピッチの凹凸に直交して、小さいピッチの凹凸が形成された構成である。大きいピッチの凹凸は、図5に示したように、シリコンウェハ101の主面の方向に沿って設けられ、凹部がシリコンウェハ101の法線方向に延在する。また、小さいピッチの凹凸は、図6に示したように、シリコンウェハ101の法線方向に沿って設けられ、凹部がシリコンウェハの主面の方向に延在する。
【0041】
なお、ステップ103において、ボッシュ法に代えてクライオプロセスまたはBを添加したエッチングガスによるドライエッチングを用いた場合、シリコンウェハ101の切断面は平滑面となり、周期的な凹凸面119は形成されないが、レーザ光照射により切断される領域、つまり配線層103およびシリコンウェハ101の上部の領域については、図6と同様に、凹凸面115および後退部117を有する断面形状となる。」

「【0061】
以下の実施形態においては、第一の実施形態と異なる点を中心に説明する。
【0062】
(第二の実施形態)
第一の実施形態においては、ステップ103のドライエッチング工程の後(図1(c))、保護膜105を剥離し(図2(a))、シリコンウェハ101の裏面研削により複数の半導体装置100を得た(図2(b))。本実施形態では、裏面研削に代えて、シリコンウェハ101のドライエッチングをさらに行うことによりシリコンウェハ101を複数の半導体装置100に個片化する。すなわち、ステップ104のシリコンウェハ101を個片化する工程が、溝部107の底部から、エッチングによりシリコンウェハ101を深さ方向にさらに除去する工程を含む。ステップ106の保護膜105を除去する工程は、ステップ104の個片化工程の後に行う。
【0063】
図7(a)?図7(c)および図8(a)?図8(c)は、本実施形態における半導体装置の製造工程を示す断面図である。まず、第一の実施形態と同様に、シリコンウェハ101の素子形成面に所定の素子、拡散層、配線層103を有するLSIを形成する(図3)。そして、LSIを形成したシリコンウェハ101の素子形成面の全面に保護膜105を設け(図7(a))、その後、ダイシング線120(図3)上にレーザ光を照射して、保護膜105および配線層103を貫通するとともに、シリコンウェハ101の内部にわたる溝部107を形成する(図7(b))。
【0064】
次に、シリコンウェハ101の裏面に粘着テープ121を貼付する(図7(c))。粘着テープ121としては、たとえば既知のダイシングテープを用いる。そして、溝部107の底部から、シリコンウェハ101を深さ方向にさらに除去する(図8(a))。この後、本実施形態では、保護膜105を除去せずに、シリコンウェハ101の溝部107を深さ方向にさらにドライエッチングし、溝部107を裏面まで貫通させる(図8(b))。そして、第一の実施形態に記載の方法を用いて保護膜105を除去する(図8(c))。その後、粘着テープ121をシリコンウェハ101の裏面から取り除くことにより、シリコンウェハ101が個片化されて、複数の半導体装置100が得られる。
【0065】
本実施形態によれば、ステップ103の後、ステップ104においても、さらにドライエッチングを行うことにより半導体装置が得られる。このため、半導体装置の個片化工程をエッチングに用いる真空チャンバ内で行うことができるため、半導体装置の製造プロセスを簡素化することができる。また、個片化された半導体装置100においてもシリコンウェハ101の厚さをさらに充分に確保することができる。」

【図6】

【図6】では,「シリコンウェハ101において、レーザ光照射による切断領域以外の領域においては、ダイシング面111はボッシュ法により形成された面であるため、凹凸面119内に、たとえば1μm程度のピッチの凹凸がシリコンウェハ101の法線方向に沿って周期的に形成される。」(【0039】)が,「ボッシュ法に代えてクライオプロセスまたはBを添加したエッチングガスによるドライエッチングを用いた場合、シリコンウェハ101の切断面は平滑面となり、周期的な凹凸面119は形成されない」(【0041】)から,引用文献1に記載された発明において,ドライエッチングにおいて「ボッシュ法に代えてクライオプロセスまたはBを添加したエッチングガスによるドライエッチング」を採用した場合,シリコンウェハ101の凹凸面119に相当する部分は,シリコンウェハ101を深さ方向に平滑面となると認められる。

上記記載から,引用文献1には,次の発明(以下,「引用発明」という。)が記載されているものと認められる。

「ウェハ上に複数形成された半導体装置を個々の装置に分離する方法であって,
シリコンウェハ101の素子形成面に所定の素子,拡散層及び,シリコン酸化膜,低誘電率層間絶縁膜,銅配線とを有するLSIを形成し,
LSIを形成したシリコンウェハ101の素子形成面の全面に保護膜105を設け,
ダイシング線120上にYAG(イットリウム・アルミニウム・ガーネット)レーザのSHG(第二高周波)またはTHG(第三高周波)を用いたレーザ光を照射して,保護膜105および配線層103を貫通するとともに,シリコンウェハ101の内部にわたる溝部107を形成し,その際,シリコンウェハ101の上部に,配線層103との境界部近傍に,レーザ光照射よりシリコンウェハ101が溶解して飛散し,サイドエッチングされて,後退部117が生じ,
シリコンウェハ101の裏面に粘着テープ121を貼付し,
溝部107の底部から,シリコンウェハ101を深さ方向に平滑面となるドライエッチングをし,溝部107を裏面まで貫通し,シリコンウェハ101を複数の半導体装置100に個片化し,その際,シリコンウェハ101のドライエッチングは,クライオプロセスまたはBを添加したエッチングガスによるドライエッチングによりおこなわれ,
保護膜105を除去する方法。」

2 引用文献2記載事項
原査定及び当審の拒絶の理由に引用された引用文献2には,図面とともに次の事項が記載されている。

「【技術分野】
【0001】
本発明は、スクライブラインにテストパターンが形成された半導体ウェハを個々の集積回路毎に分割して半導体チップを製造する半導体チップの製造方法に関するものである。」

「【0011】
次に、半導体チップの製造方法の詳細工程について、図2のフローに沿って各図を参照しながら説明する。図2において、まず表面1aに集積回路3およびテストパターン4が形成された半導体ウェハ1を対象として(図3(a)参照)、保持シート貼り付け(ST1)および保護シート貼り付け(ST2)が実行される。なお、ここに示す保持シート貼り付け(ST1)および保護シート貼り付け(ST2)は、どちらを先に行ってもよい。
【0012】
すなわち図3(b)に示すように、表面1aの反対側の裏面1b側に、半導体ウェハ1が個片に分割された状態の半導体チップを保持するための保持シート8を貼り付ける。保持シート8は、後工程のダイボンディングにおいて半導体チップを接着するための接着層として機能するダイアタッチフィルム6と樹脂シート7とを積層した構成となっており、この保持シート貼り付けにおいてはダイアタッチフィルム6を裏面1bに接触させて貼着する。ここでは、樹脂シート7として紫外光によって粘着力が低下する粘着層を備えたUVテープを用いるようにしており、後工程のダイボンディング工程において下面側から紫外光を照射することにより、個片の半導体チップの取り出しを容易に行うことができる。
【0013】
また表面1a側には、回路形成面を保護する保護シート5が貼り付けられる。ここでは、保護シート5として光によって粘着力が低下する粘着層を有する樹脂シートであるUVテープを使用する。そして本実施の形態においては、後述するように、半導体ウェハ1に貼り付けられた保護シート5において、スクライブライン2aに相当する範囲を除去して、半導体ウェハ1を個片の半導体チップに分割するためのプラズマエッチングにおけるマスクとして機能させるようにしている。
【0014】
すなわち、(ST1)、(ST2)においては、半導体ウェハ1において集積回路3が形成された側の表面1aにプラズマエッチングにおけるマスクとなる保護シート5を貼り付け、さらに裏面1bに個片に分割された状態の半導体チップを保持するための保持シート8を貼り付ける(シート貼り付け工程)。そしてここでは保持シート8として、ダイアタッチフィルム6を備えた樹脂シート7を使用し、シート貼り付け工程においてこのダイアタッチフィルム6を半導体ウェハ1の裏面1bに接触させて、この保持シート8を貼り付けるようにしている。
【0015】
次に、テストパターン4の除去が行われる(ST3)。ここでは、図4に示すレーザ加工装置10を用い、レーザ光によって保護シート5をスクライブライン2aに沿って除去して、上述のプラズマエッチングにおけるマスクを形成するマスク形成処理と同時に、テストパターン4の除去が行われる。」

「【0025】
次いで、プラズマダイシングが実行される。すなわち、テストパターン除去工程の後、保護シート5が除去された半導体ウェハ1の、前述のダイシング幅(所定幅)に対応する部分をプラズマエッチングすることにより、レーザ光9aの照射によって生じたダメージ層1dを除去するとともに、半導体ウェハ1を個々の集積回路3毎に分割する(プラズマダイシング工程)。」

「【0038】
次いで、保護シート5を半導体ウェハ1の表面から除去する保護シート除去を行う(ST9)(保護シート除去工程)。すなわち、図9(b)に示すように、ダイボンディングシート30を上方に引きはがすことにより、それぞれの個片の半導体チップ1*において、保護シート5を上面1aから剥離させる。そしてこれにより、図1に示す半導体ウェハ1を集積回路3毎に個片に分割して製造された半導体チップ1*を、ダイアタッチフィルム6を介して樹脂シート7に保持させた構成の半導体チップの集合体101が完成する。」

3 引用文献3記載事項
原査定の理由に引用された引用文献3には,図面とともに次の事項が記載されている。

「技術分野
この発明は、化学的エツチング処理によリ半導体ウェーハを分割して個々のチップとする半導体ウェーハの分割方法に関する。」(第1頁5行乃至7行)

「発明を実施するための最良の形態
まず、本発明を実施するための最良の形態の第一の例について、第1A図?第6図を参照して説明する。第1A図、第1B図、第1C図は、本発明に係る半導体ウェーハの分割方法を工程順に示したもので、第1A図はマスキング工程、第1B図はマスキング部材除去工程、第1C図は化学的エッチング処理工程の終了直後の半導体ウェーハWの状態を示している。
マスキング工程においては、例えば第2図に示すスピンコータ10を用いて半導体ウェーハWの表面にマスキング部材を形成する。スピンコータ10においては、半導体ウェーハWが保持される保持テーブル11は駆動部12に駆動されて回転可能となっており、リング状のフレームFの開口部を塞ぐように裏側から貼着されたテープTの粘着面に半導体ウェーハWの裏面が貼着されることによリテープTを介してフレームFと一体となった半導体ウェーハWが、回路面を上にして保持テーブル11に保持される。
そして、保持テーブル11を高速回転させながら滴下部13からレジストポリマー14を半導体ウェーハWの回路面に滴下することにより、第1A図に示したように、回路面の一面にマスキング部材15がマスキングされる(マスキング工程)。ここで、後の工程を効率よく遂行するために、マスキング部材15の厚さは薄く、例えば10?50μm以下とするのが望ましい。
なお、マスキング部材15は、上記のようにスピンコートにより形成されるレジス卜膜には限られず、半導体ウェーハWに貼着されるタイプのテープ等であってもよい。
次にマスキング部材除去工程において、マスキング工程でマスキングしたマスキング部材15のうち、半導体ウェーハWの回路面に形成されたストリートの上部を被覆している部分のみを除去する。
マスキング部材除去工程においては、例えば第3図に示すレーザー加工装置20を用いる。このレーザー加工装置20においては、テープTを介してフレームFと一体となリ表面にマスキング部材15が被覆された複数の半導体ウェーハWがカセット21に収容される。
そして、フレームFと一体となり表面にマスキング部材15が被覆された半導体ウェーハWが1枚ずつ搬出入手段22によって仮置き領域23に取り出され、搬送手段24に吸着されてチャックテーブル25に搬送され、保持される。
次に、チャックテーブル25が+X方向に移動することによって、半導体ウェーハWがまずアライメント手段26の直下に位置付けられ、ここでス卜リートが検出され、そのストリートとレーザー照射手段27を構成する照射部28とのY軸方向の位置合わせがなされる(アライメントされる)。なお、マスキング部材15が半透明である場合は、赤外線を用いてアライメントを行うことにより、マスキング部材15を透過してストリートを検出することができる。
このようにして位置合わせがなされると、更にチャックテーブル25が+X方向に移動することによって、検出されたストリートの上部のマスキング部材15に照射部28からレーザー光線が照射され、照射された部分のマスキング部材15が除去される。そして、レーザー照射手段27をストリート間隔ずつY軸方向に送り出しながらチャックテーブル25をX軸方向に往復移動させると、同方向のすべてのストリートの上部のマスキング部材が除去される。
更に、チャックテーブル25を90度回転させてから上記同様にレーザー光線の照射を行うと、第1B図に示したように、回路面に一面にマスキングされたマスキング部材15のうち、ストリートSの上部のマスキング部材15のみが除去される(マスキング部材除去工程)。
・・・ 中略 ・・・
次に、第二のゲート37を開いて保持部36が処理チャンバー33内に移動することにより、半導体ウェーハWが処理チャンバー33内に収容される。処理チヤンバー33内には、ポンプ42によってエッチングガス、例えば希薄なフッ素系ガスを供給すると共に、高周波電源及び同調器38から高周波電極39に高周波電圧を供給することにより、半導体ウェーハWの表面をプラズマによりドライエッチングする。このとき、冷却部40には冷却水循環器43によつて冷却水が供給される。
このようにしてドライエッチングが行われると、半導体ウェーハWの表面のうち、ストリートの上部に被覆されていたマスキング部材は、マスキング部材除去工程において除去されているが、その他の部分はマスキング部材で覆われているため、ストリートのみがエッチング処理により浸食され、第1C図に示すように、個々の半導体チップCに分割される(化学的エッチング処理工程)。
エッチングの終了後は、処理チャンバー33に供給したエッチングガスを吸引ポンプ45によって吸引し、フィルター46において中和して排出部47から外部に排出する。そして、処理チャンパー33内を真空にして第二のゲート37を開き、エッチング済みの半導体ウェーハWを保持した保持部36が搬出入チャンバー35に移動し、第二のゲート37を閉じる。
半導体ウェーハWが搬出入チャンバー32に移動すると、第一のゲー卜5を開き、搬出入手段31が半導体ウェーハWを保持して搬出入チャンバー32から搬出し、カセット21に収容する。」(第5頁12行乃至第9頁13行)

4 引用文献4
原査定の拒絶の理由に引用された引用文献4には,図面とともに次の事項が記載されている。

「Technical Field
[0001] The present disclosure relates to laser micromachining. In particular, the present disclosure relates to laser systems and methods that use a tailored burst of short or ultrashort laser pulses.
Background Information
[0002] Laser micromachining processes include, for example, semiconductor memory link processing, material trimming, wafer/panel scribing, wafer/panel dicing, and via drilling. Generally, laser micromachining may use laser pulses having wavelengths of, for example, 1.3 μm, 1.064 μm, 1.053 μm, or 1.047 μm, and their harmonics, and pulse widths in a nanosecond range (e.g., between a few nanoseconds and approximately 200 nanoseconds), depending on the particular materials and target structure to be processed, the laser sources used, and the pulse repetition rates used. Laser micromachining processes such as wafer dicing, for example, may use mode-locked laser pulses with pulse widths that are less than approximately 1 nanosecond and pulse repetition rates that are between a few Hz and approximately 300 kHz or higher.」(当審訳:技術分野
[0001]本開示は,レーザマイクロマシン加工に関するものである。特に,本開示は,短レーザパルス又は超短レーザパルスのテイラードバーストを使用するレーザシステム及び方法に関する。
背景情報
[0002]レーザ微細加工プロセスは,例えば半導体メモリリンク処理,トリミング,ウエハ/パネルスクライブ,ウエハ/パネルのダイシングおよびビア穴あけ等が挙げられる。一般に,レーザ微細加工は,例えば,1.3μm,1.064μm,1.053μm,または1.047μm,およびそれらの高調波の波長を有するレーザパルス及びナノ秒範囲(例えば,数ナノ秒?約200ナノ秒の間)のパルス幅を使用し,処理される特定の材料及びターゲット構造体は,使用されるレーザ源,および使用されるパルス繰返し率に依存する。例えば,ウェハダイシング等のレーザマイクロマシニング加工では,約1ナノ秒未満のパルス幅及び数Hz?約300kHzの間にあるパルス繰返し率を有するモード同期レーザパルスを使用することができる。)

「Detailed Description of Preferred Embodiments
[0030] In certain embodiments, a series of laser pulse bundles or bursts are used for micromachining target structures. The target structures may be on or in semiconductor devices, for example, that have multiple layers with different laser processing characteristics. Or, the target structures may include a single material that has multiple laser processing characteristics. For example, a top surface of the material, a bulk or inner portion of the material, and a bottom surface of the material may have different laser processing characteristics. Further, the laser processing characteristics may vary at different depths within the material.
[0031] Each burst includes short laser pulses with temporal pulse widths that are less than approximately 1 nanosecond. In some embodiments, each laser pulse has a temporal pulse width in a range between approximately 1 nanosecond and approximately 100 femtoseconds. Temporal pulse widths that are less than approximately 10 picoseconds may be referred to herein as "ultrashort" or "ultrafast" laser pulses.
[0032] In certain embodiments, a burst includes a plurality of short or ultrashort, mode-locked laser pulses. In other embodiments, the plurality of short or ultrashort laser pulses are generated by laser sources that are not mode-locked. Laser pulse parameters (e.g., such as pulse energy and peak power) of each pulse in the burst may be individually controlled based on the characteristics of different features or layers of a target structure, or different processing requirements. For example, one or more first laser pulses in a burst may be configured to process a first layer of a semiconductor device, one or more second laser pulses may be configured to process a second layer of the semiconductor device, and additional pulses in the burst may be configured to process additional layers in the semiconductor device. Thus, by selectively controlling an amplitude profile or envelope of the laser pulse burst, laser processing quality is increased for each feature of the target structure. Further, bursts of short or ultrashort laser pulses deliver more total laser energy to the target structure with lower peak intensity, as compared to using a single short or ultrashort laser pulse.
[0033] Reference is now made to the figures in which like reference numerals refer to like elements. For clarity, the first digit of a reference numeral indicates the figure number in which the corresponding element is first used. In the following description, numerous specific details are provided for a thorough understanding of the embodiments disclosed herein. However, those skilled in the art will recognize that the embodiments described herein can be practiced without one or more of the specific details, or with other methods, components, or materials. Further, in some cases, well-known structures, materials, or operations are not shown or described in detail in order to avoid obscuring aspects of the embodiments. Furthermore, the described features, structures, or characteristics may be combined in any suitable manner in one or more embodiments.
[0034] FIGS. 1A and 1 B graphically illustrate laser pulse bursts 110 according to one embodiment. Each burst 110 includes a plurality of short or ultrashort laser pulses 112. In this example, each burst 110 includes four laser pulses 112. An artisan will understand from the disclosure herein, however, that a burst 110 may include any number of laser pulses 112. In one embodiment, for example, each burst 110 may include between three and ten laser pulses 112.
[0035] As discussed above, each laser pulse 112 has a temporal pulse width that is less than approximately 1 nanosecond. In certain embodiments, the temporal pulse width of each laser pulse 112 is in a range between approximately 1 nanosecond and approximately 100 femtoseconds. In addition, or in other embodiments, the pulse repetition rate of the laser pulses 112 within a burst 110 is in a range between approximately 100 kHz and approximately 300 MHz. In other embodiments, the pulse repetition rate of the laser pulses 112 within a burst 110 is in a range between approximately 100 kHz and approximately 500 MHz. In addition, or in other embodiments, the wavelength of each laser pulse 112 is in a range between approximately 2 μm and approximately 0.2 μm. In addition, or in other embodiments, successive bursts 110 may repeat at a rate between approximately 1 kHz and approximately 500 kHz. In addition, or in other embodiments, the temporal width of each burst 110 is in a range between approximately 1 nanosecond and approximately 1 microsecond.」
(当審訳:好ましい実施形態の詳細な説明
[0030]特定の実施形態において,一連のレーザパルス束またはバーストは,ターゲット構造を微細加工するために使用される。ターゲット構造は,例えば,異なるレーザ加工特性を有する複数の層を有する半導体デバイス上または半導体デバイス内にあり得る。あるいは,ターゲット構造は,複数のレーザ加工特性を有する単一の材料を含むことができる。例えば,材料の上面,材料のバルクまたは内側部分,および材料の底面は,異なるレーザ加工特性を有し得る。さらに,レーザ加工特性は,材料内の異なる深さで変化し得る。
[0031]各バーストは,約1ナノ秒より短い時間的パルス幅を有する短いレーザパルスを含む。いくつかの実施形態では,各レーザパルスは,約1ナノ秒?約100フェムト秒の間の範囲にある一時パルス幅を有している。ここでは,約10ピコ秒未満の時間的パルス幅を「超短」又は「超高速」レーザパルスと呼ぶことができる。
[0032]特定の実施形態では,バーストは,モード同期されたレーザパルスを複数含む,短レーザパルス又は超短レーザパルスを含む。他の実施形態では,複数の短レーザパルス又は超短レーザパルスは,モード同期されないレーザ光源によって生成される。バースト内の各パルスのレーザパルスパラメータ(例えば,パルスエネルギ,ピークパワー等)は,ターゲット構造,または異なる処理要件の異なる特徴または層の特性に基づいて個別に制御することができる。例えば,バースト内の1つ以上の第1のレーザパルスは,半導体デバイスの第1の層を処理するように構成され,1つ以上の第2のレーザパルスは,半導体デバイスの第2の層を処理するように構成されてもよく,バースト内の更なるパルスは,半導体デバイスの更なる層を処理するように構成することができる。このように,レーザパルスのバーストの振幅プロファイル又はエンベロープを選択的に制御することによって,ターゲット構造のそれぞれの特徴についてレーザ加工品質が増加される。更に,短レーザパルス又は超短レーザパルスのバーストは,単一の短レーザパルス又は超短レーザパルスの使用と比べ,より低いピーク強度で,ターゲット構造に対してより多くの総レーザエネルギを送出する。
[0033]ここで,同様の参照番号は同様の要素を示している図面を参照する。明確にするために,参照番号の最初の数字は,対応する要素が最初に用いられた図面番号を示す。以下の説明では,本明細書に開示される実施形態を完全に理解するために,多数の特定の詳細が提供される。しかしながら,当業者は,本明細書に記載される実施形態は,特定の詳細の1つまたは複数なしに,または他の方法,構成要素,材質によって実施できることを認識する。さらに,いくつかの場合において,本実施形態の態様を不明瞭にするのを避けるために,周知の構造,材料,または動作は,詳細に図示または説明されない。さらに,記載された特徴,構造,または特徴は,一つ以上の実施形態において任意の適切な方法で組み合わされ得る。
[0034]図1Aおよび図1Bは,一実施の形態に基づくレーザパルスバースト110を図式的に示している。各バースト110は,短レーザパルス又は超短レーザパルス112を複数備えている。この例では,各バースト110は,4個のレーザパルス112を含む。しかし,当業者は,バースト110は,幾つのレーザパルス112を含んでもよいことが本明細書の開示から理解するであろう。一実施形態では,例えば,各バースト110は3および10のレーザパルス112との間に含んでもよい。
[0035]上述したように,各レーザパルス112は,約1ナノ秒より短い時間的パルス幅を有する。特定の実施形態では,各レーザパルス112の時間的パルス幅は,約1ナノ秒?約100フェムト秒の範囲である。加えて,又は他の実施形態では,バースト110内のレーザパルス112のパルス繰返し率は,約100kHz?約300MHzの範囲である。他の実施形態では,バースト110内のレーザパルス112のパルス繰返し率は,約100kHz?約500MHzの範囲である。加えて,又は他の実施形態では,各レーザパルス112の波長は,約2μmと約0.2μmとの間の範囲内である。さらに,または他の実施形態では,連続するバースト110は,約1kHzと約500kHzとの間の速度で繰り返すことができる。加えて,又は他の実施形態では,各バースト110の時間的幅は,約1ナノ秒?約1マイクロ秒の間の範囲である。)

5 引用文献5記載事項
当審の拒絶の理由に引用された引用文献5には,図面とともに次の事項が記載されている。

「[0002] This disclosure relates generally to pulsed lasers and machining materials using high repetition rate pulsed lasers Description of the Related Art」
「【0002】 本開示は一般に,パルスレーザ,及び高繰返し率パルスレーザを使用する材料の機械加工に関する。」

「[0003] Several material processing applications including, for example, thin silicon wafer dicing, printed circuit board (PCB) drilling, solar cell manufacturing, and flat panel display manufacturing, involve similar material processing techniques and problems. Early solutions included mechanical and lithographic processing techniques. However, the reduction in device size, increased device complexity, and the environmental cost of chemical processing transitioned the industry toward laser processing methods. High power diode-pumped solid state lasers having typical wavelengths of 1 μm, or frequency converted versions having green or UV wavelengths, are now utilized. One method utilized in some applications includes progressively cutting through the material with repetitive passes at relatively high scanning speeds. In such applications, there are three main problems : (a) cleaning cutting through the desired material without causing damage to the material (e g , residual stress, delamination, thermally induced material modification, etc ), (b) achieving a sufficiently high volume material removal rate to be commercially viable, and (c) reduction/elimination of recast material」
(当審訳:[0003] 例えば薄いシリコンウエハのダイシング,プリント回路基板(PCB)のドリル加工,太陽電池セルの製造,及びフラットパネルディスプレイの製造を含む幾つかの材料加工の適用分野には,類似の材料加工技法及び問題が伴う。初期の解決策には,機械及びリソグラフィ加工技法が含まれた。しかし,デバイス寸法の低減,デバイスの複雑さの増大,及び化学加工の環境コストにより,当業界はレーザ加工方法の方へ移行した。現在,1μmという典型的な波長を有する高出力ダイオード励起固体レーザ,又は緑色若しくはUV波長を有する周波数変換バージョンが利用される。幾つかの適用分野で利用される1つの方法には,比較的速い走査速度で繰り返し通過することによって材料を累進的に切削することが含まれる。そのような適用分野には,(a)材料の損傷(例えば,残留応力,層間剥離,熱により引き起こされる材料の変質など)を引き起こさないで所望の材料を清浄にして切削すること,(b)商業上実現可能なほど十分に大量の材料除去率を実現すること,及び(c)リキャスト材料を低減/排除することという3つの主な問題がある。)

「[0114] In some embodiments, the laser system 104 may comprise a USP laser configured to output one or more ultrashort pulses (USP). An ultrashort pulse may have a duiation such as, for example, less than approximately 10 ps In the example system 100 shown in Fig 1 F the laser system 104 may comprise a fiber-based laser capable of generating an ultrafast pulse train. For example, the laser may comprise an FCPA μJewel laser available from IMRA America, Inc (Ann Arbor, Michigan). The laser pulses have a wavelength that may be about 1 μm. In some embodiments, shorter wavelengths laser pulses are used such as. for example, green light pulses of about 520 nm wavelength In other embodiments, any other suitable laser system can be implemented In certain embodiments, the laser system 104 may produce laser pulses with a pulse width less than about 10 ps. For example, the pulse width may be in a range from about 100 fs to about 1 ps In some embodiments, the pulse width is in a range from about 10 fs to about 500 ps. In other embodiments of the laser system 104, other pulse widths are used such as, for example, < 10 ns, < 1 ns, < 100 ps, < 1 ps, and/or < 100 fs.」
(当審訳:[0114] 幾つかの実施例では,レーザシステム104は,1つ以上の極短パルス(USP)を出力するように構成されたUSPレーザを含むことができる。極短パルスは,例えば,約10ピコ秒未満などの持続時間を有することができる。図1Fに示す例示的なシステム100では,レーザシステム104は,超高速パルス列を生成することが可能なファイバベースのレーザを含むことができる。例えば,このレーザは,IMRA America,Inc.(ミシガン州アナーバー)から入手可能なFCPA μJewelレーザを含むことができる。レーザパルスの波長は約1μmとすることができる。幾つかの実施例では,例えば波長約520nmの緑色光パルスなど,より短い波長のレーザパルスが使用される。他の実施例では,任意の他の適切なレーザシステムを実施することができる。特定の実施例では,レーザシステム104はパルス幅が約10ピコ秒未満のレーザパルスを生成することができる。例えば,パルス幅は約100フェムト秒から約1ピコ秒の範囲内とすることができる。幾つかの実施例では,パルス幅は約10フェムト秒から約500ピコ秒の範囲内である。レーザシステム104の他の実施例では,例えば,10ナノ秒以下,1ナノ秒以下,100ピコ秒以下,1ピコ秒以下,及び/又は100フェムト秒以下などの他のパルス幅が使用される。)

「[0131] The high repetition rate source 232 may produce pulses having an output wavelength of about 1 μm. In some embodiments, the system 230 comprises an optional frequency converter 256 For example, the frequency converter 256 may comprise a frequency doubler, a frequency tripler, and/or a frequency quadrupler producing respective visible (e g , green) or ultraviolet output wavelengths (for 1 μm input wavelengths). In some embodiments the frequency converter 256 may comprise a parametric amplifier. Conversion efficiency is generally improved with higher peak intensity. Therefore, the frequency converter 256 advantageously may be positioned to receive the output of the compressor 252 In one example embodiment, the frequency converter 256 was configured to provide second, third, and fourth harmonic generation. Second harmonic generation was accomplished using a type I non-critically phase-matched lithium triborate (LBO) crystal. The third harmonic was produced by sum frequency mixing the fundamental and the second harmonic m a type II critically phase-matched LBO crystal. A type I LBO and type I beta barium borate (BBO) crystal can also be used in embodiments for 3rd harmonic generation, producing near UV output wavelengths. A type I critically phase-matched beta barium boiate (BBO) crystal generated the fourth harmonic by frequency doubling the second harmonic light. In this example embodiment, light having 50 μJ, 500 fs pulses at a fundamental wavelength of 1040 nm was input to the frequency converter 256, which provided 53%, 25%, and 10% conversion efficiency to second, third, and fourth harmonic frequencies, respectively. At a laser repetition rate of 100 kHz, this example embodiment produced an average power of about 5.00 W at 1040 nm and average converted powers of about 262 W at 520 nm, about 120 W at 346 nm, and about 504 mW at 260 nm. The converted pulse energies were about 26 μJ at 520 nm, about 12 μJ at 346 nm, and about 5 μJ at 260 nm. Further details of a laser system 104 that may be used for providing frequency converted ultrashort pulses are described in "12 μJ, 1 2 W Femtosecond Pulse Generation at 346 nm from a Frequency- tripled Yb Cubicon Fiber Amplifier," by Shah, et al , 2005, CLEO 2005 Postdeadhne, CPDBl, which is hereby incorporated by reference herein m its entirety.」
(当審訳:[0131] 高繰返し率光源232は約1μmの出力波長を有するパルスを生成することができる。幾つかの実施例では,システム230は任意選択の周波数変換器256を含む。例えば,周波数変換器256は,それぞれの可視(例えば,緑色)又は紫外の出力波長(1μmの入力波長の場合)を生成する周波数2倍器,周波数3倍器,及び/又は周波数4倍器を含むことができる。幾つかの実施例では,周波数変換器256は,パラメトリック増幅器を含むことができる。変換効率は通常,ピーク強度がより高くなるとともに改善される。従って,周波数変換器256は圧縮器252の出力を受け取るように位置決めできると有利である。1つの例示的な実施例では,周波数変換器256は第2,第3,及び第4高調波発生を提供するように構成された。第2高調波発生は第1種非臨界位相整合の硼酸リチウム(LBO)結晶を使用して実現された。第3高調波は基本波と第2高調波を第2種臨界位相整合のLBO結晶で和周波混合することによって生成された。第3高調波発生のための実施例では,第1種LBO及び第1種ベータ硼酸バリウム(BBO)結晶を使用して,近UV出力波長を生成することもできる。第1種臨界位相整合ベータ硼酸バリウム(BBO)結晶では,第2高調波光の周波数を2倍にすることによって第4高調波を生成した。この例示的な実施例では,1040nmの基本波長で50μJの500フェムト秒のパルスを有する光が周波数変換器256に入力され,これにより,第2,第3,及び第4高調波周波数に対して,それぞれ53%,25%,及び10%の変換効率を提供した。100kHzのレーザ繰返し率では,この例示的な実施例は,1040nmで約5.00Wの平均パワー,並びに520nmで約2.62W,346nmで約1.20W,及び260nmで約504mWの平均変換パワーをもたらした。変換されたパルスエネルギーは,520nmで約26μJ,346nmで約12μJ,及び260nmで約5μJであった。周波数が変換された極短パルスを提供するために使用できるレーザシステム104のさらなる詳細は,Shahらの「12μJ,1.2W Femtosecond Pulse Generation at 346nm from a Frequency-tripled Yb Cubicon Fiber mplifier」,2005年,CLEO 005 Postdeadline,CPDB1に記載されている。同文献全体を参照により本明細書に組み込む。)

6 引用文献6記載事項
当審の拒絶の理由に引用された引用文献6には,図面とともに次の事項が記載されている。

「【0001】
発明の分野
[0001]本発明の実施形態は、一般的には、インサイチュで金属材料とシリコン材料の多層膜スタック除去処理のための方法及び装置に関する。本発明は、フラットパネルディスプレイのための薄膜トランジスタ製造に特に有用である。」

「【0013】
[0020]図1は、大面積基板(例えば、少なくとも0.25平方メートルのデバイス側表面積を有する基板)上に形成される異なる材料を含む膜スタックのインサイチュ処理(即ち、ツールから基板を取り出さずに)のために構成された半導体処理システム又はクラスタツール100を示す一実施形態である。例示的な処理ツール100は、一般的には、1つ以上のプロセスチャンバ104A-Eによって取り囲まれた搬送チャンバ102と、ファクトリインタフェース110と、1つ以上のロードロックチャンバ106と、ポストエッチング残渣除去ステーション142とを含む。処理ツール100は、任意にコーティングステーション140を含んでもよい。図1に示された実施形態においては、搬送チャンバ102で維持される真空環境とファクトリインタフェース110で維持されるほぼ周囲環境との間で基板搬送を容易にするために、1つのロードロックチャンバ106が搬送チャンバ102とファクトリインタフェース110との間に配置される。搬送ロボット108は、チャンバ104A-E、106の間に基板を移動させるために搬送チャンバ102の中央に配置される。本発明から利益を得るように適合させることができる処理システムの一例は、カリフォルニア州サンタクララのアプライドマテリアルズ社の子会社のAKTから入手できる25KPECVD処理システムである。膜スタックのインサイチュエッチングのための方法及び装置は例示的な処理ツール100によって本明細書に記載されるが、本発明は異なる構成を有する他の処理システムに適合させ実施されてもよいことが企図される。例えば、システム100は単一チャンバ内に複数の処理領域から構成されてもよいことが企図される。
【0014】
[0021]ファクトリインタフェース110は、一般的には、1つ以上の基板ストレージカセット114、インタフェースロボット116、ポストエッチング残渣除去ステーション142、コーティングステーション140を収容する。各カセット114は、その中に複数の基板112を保管するように構成される。基板112は、典型的には、フラットパネルディスプレイ、コンピュータモニタ、大面積スクリーンテレビ、PDAや携帯電話のディスプレイ等の製造に適したガラス材料から形成される。インタフェースロボット116は、一般的には、カセット114とポストエッチング残渣除去ステーション142と搬送チャンバ102との間に基板を移動させるように構成される。ファクトリインタフェース110は、一般的には、大気圧或いは大気圧付近に維持される。一実施形態においては、ろ過された空気をファクトリインタフェース110に供給して、ファクトリインタフェース110内のパーティクル濃度を最小限にし、対応して基板清浄度が高められる。」

【図1】

7 引用文献7記載事項
当審の拒絶の理由に引用された引用文献7には,図面とともに次の事項が記載されている。

「【0001】
(発明の分野)
本発明の実施形態は、概ね、半導体処理システムに関する。特に、本発明の実施形態は半導体製造中に基板の背面からポリマーを除去するのに用いられる半導体処理システムに関する。」

「【0044】
図4は本発明を実行するのに好適なポリマー除去チャンバ100及び基板処理チャンバ302の一実施形態を含む例示的な処理システム400の概略平面図である。一実施態様において、プロセスシステム400はカリフォルニア州サンタクララにあるアプライドマテリアルズ社から市販されているCENTURA(商標名)インテグレーテッドプロセッシングシステムであるかもしれない。(他のメーカーからの他の装置を含む)他の処理システムも本発明の恩恵を受けることは考えられる。
【0045】
システム400は真空処理プラットフォーム404、ファクトリインターフェース402、及びシステムコントローラ444を含む。プラットフォーム404は複数のプロセスチャンバ100、302、420、432、450を含み、真空基板搬送チャンバ436に結合された少なくとも1つのロードロックチャンバ422を含む。1つのロードロックチャンバ422が図4に示されている。ポリマー除去チャンバ100は、通常、従来のシステムのロードロックチャンバがあった位置に置かれ、主要な処理チャンバの大きな変更若しくは損失なしに現存する装置構成に組み込まれ得る。ファクトリインターフェース402はロードロックチャンバ422により搬送チャンバ426に接続され結合される。一実施態様において、複数のプロセスチャンバは、上述したような、少なくとも1つのポリマー除去チャンバ100と、1つ以上の図3の基板処理リアクタ302を含む。
【0046】
一実施態様において、ファクトリインターフェイス402は、基板110の搬送を行うために少なくとも1つのドッキングステーション408と少なくとも1つのファクトリインターフェースロボット414を含む。ドッキングステーション408は、少なくとも1つ以上の上面開口統合ポッド(FOUP)を受入れるように構成される。2つのFOUPS406A-Bが図4の実施態様の中に示されている。ロボット414の一端に設けられたブレード416を有するファクトリインターフェースロボット414は、ファクトリーインターフェース402から、ロードロックチャンバ422を介して、処理プラットフォーム404へ基板110を搬送するよう構成される。追加的に、1つ以上の計測用ステーション418がFOUPS406A-Bからの基板の計測を行うためにファクトリーインターフェース402のターミナル426に接続されるかもしれない。
【0047】
ロードロックチャンバ422はファクトリーインターフェース402に結合された第1のポート及び搬送チャンバ436に結合された第2のポートを有する。ロードロックチャンバ422は、搬送チャンバ436の真空環境と、ファクトリーインターフェース402の周囲(例えば、大気圧)環境との間で基板のやり取りを行うために、ロードロックチャンバ422を排気、及び、吸気する圧力制御システム(図示せず)に接続されている。
【0048】
搬送チャンバ436はその中に設けられた真空ロボット430を有する。真空ロボット430は、ロードロックチャンバ422とプロセスチャンバ100、302、420、432、450との間で基板110の搬送を可能とするブレード434を有する。
【0049】
一実施態様において、エッチングチャンバ302は塩素含有ガス、炭素含有ガス、シリコンフッ化ガス、窒素含有ガス等の反応性ガスを用いて、その中の基板110をエッチングする。反応性ガスの例は、4フッ化炭素(CF_(4))、C_(4)F_(6)、C_(4)F_(8)、CHF_(3)、C_(2)F_(6)、C_(5)F_(8)、CH_(2)F_(2)、SiF_(4)、SiCl_(4)、Br_(2),NF_(3)、N_(2)、CO、CO_(2)、臭化水素、塩素(He)等を含む。He又はAr等の不活性ガスもエッチングチャンバに供給される。エッチングプロセスの間にエッチングされ得る、基板110上に形成された材料層は、低誘電体層、バリア層、シリコン含有層、金属層及び誘電体層を含む。エッチングされるべき材料層の例は、アプライドマテリアルズ社から市販されているBLACK DIAMOND(商標名)膜等のシリコンカーバイドオキサイド(SiOC)、又は、アプライドマテリアルズ社から市販されているBLOK(商標名)膜等のカーボンナイトライド(SiCN)、CVD酸化物、SiO_(2)、ポリシリコン、TEOS、アモルファスシリコン、USG、窒化シリコン(SiN)、ホウ素がドープされた、あるいは、リンがドープされたシリコン膜等である。基板110の上にも形成された材料層が、シリコンカーバイド酸化層(SiOC)である例示的な実施態様の場合、CF_(4)、C_(4)F_(6)、O_(2)及びArのうちの少なくとも1つを含むガス混合物がシリコンカーバイド酸化層をエッチングするために用いられるかもしれない。また、CO、CO_(2)が選択的に供給されてもよい。基板110の上に形成された材料層が酸化シリコン層(SiO_(2))である別の例示的な実施態様の場合、C_(4)F_(8)、C_(2)F_(6)、C_(4)F_(6)、CF_(4)及びCHF_(3)のうちの少なくとも1つを含むガス混合物がシリコン酸化層をエッチングするために用いられるかもしれない。基板110の上に形成された材料層がシリコンカーバイド(SiC)及び/又はシリコンカーバイドナイトライド層(SiCN)である更に別の実施態様の場合、CH_(2)F_(2)、N_(2)及びArのうちの少なくとも1つを含むガス混合物がシリコンカーバイド(SiC)及び/又はシリコンカーバイドナイトライド層(SiCN)をエッチングするために用いられるかもしれない。基板110上に形成された材料層が窒化シリコン(SiN)である更に別の実施態様の場合、CH_(2)F_(2)、CHF_(3)、N_(2)及びArの内の少なくとも1つを含むガス混合物が窒化シリコン層(SiN)をエッチングするために用いられるかもしれない。
【0050】
システムコントローラ444はプロセス処理システム400に接続されている。システムコントローラ444は、システム400のプロセスチャンバ100、302、420、432、450を直接制御することにより、若しくは、選択的に、プロセスチャンバ100、302、420、432、450及びシステム400と関連するコンピュータ(若しくはコントローラ)を制御することにより、システム400の動作を制御する。動作中、システムコントローラ444はシステム400の動作を最適化するために、各チャンバ及びシステムコントローラ444からのデータ収集及びフィードバックを可能とする。
【0051】
システムコントローラ444は主に、中央処理ユニット(CPU)438、メモリ440、サポート回路442を含む。CPU438は産業用の用途に使用され得る一般的な目的のコンピュータプロセッサのいかなるタイプのうちの1つであってもよい。サポート回路442は従来の方式によりCPU438に接続され、キャッシュ、クロック回路、入出力サブシステム、電源等を含むかもしれない。図5を参照して以下に説明されるポリマー残渣を除去するための方法500等のソフトウェアルーチンは、CPU438により実行されるとき、CPU438を特定な目的のコンピュータ(コントローラ)442に変換する。また、このソフトウェアルーチンは、システム400から遠隔に存在する第二のコントローラ(図示せず)により、保持、及び/または、実行されるかもしれない。」

【図4】

8 引用文献8記載事項
当審の拒絶の理由に引用された引用文献8には,図面とともに次の事項が記載されている。

「FIELD OF THE INVENTION
The present invention relates to electronic device manufacturing, and more specifically to systems, apparatus and methods for transporting substrates.」(第1頁12行乃至15行)
(当審訳:発明の分野
本発明は,電子デバイス製造に関し,より詳細には,基板を搬送するためのシステム,装置,および方法に関する。)

「FIG. 1 is a schematic diagram of an exemplary embodiment of a substrate processing system 100 according to the present invention. The substrate processing system 100 may include a transfer chamber 102 within which a robot apparatus 104 in accordance with another aspect of the invention may be housed. The robot apparatus 104 may be adapted to put or pick a substrate 105 to or from a destination. The destination may be a chamber coupled to the transfer chamber 102. For example, the destination may be one or more process chambers 106 and/or one or more load lock chambers 108 which may be coupled to the transfer chamber 102. Process chambers 106 may be adapted to carry out any number of process steps, such as deposition, oxidation, nitration, etching, polishing, cleaning, lithography, or the like. The load lock chambers 108 may be adapted to interface with a factory interface 138, which may receive substrates from substrate carriers 140 docked in load ports 142. In some embodiments, the transfer chamber 102 may be operated under a vacuum, for example.」(第6頁21行乃至第7頁8行)
(当審訳:図1は,本発明による基板処理システム100の例示的な一実施形態の概略図である。基板処理システム100は,搬送チャンバ102を備えてもよく,この搬送チャンバ102の中には,本発明の別の態様によるロボット装置104が収容されうる。ロボット装置104は,基板105を目的地に配置するまたは目的地から取り出すことができる。目的地は,搬送チャンバ102に結合されたチャンバであってもよい。例えば,目的地は,1つまたは複数のプロセスチャンバ106,および/または搬送チャンバ102に結合されうる1つまたは複数のロードロックチャンバ108であってもよい。プロセスチャンバ106は,堆積,酸化,硝酸処理,エッチング,研磨,洗浄,またはリソグラフィ等々の,任意の数の加工ステップを実施してもよい。ロードロックチャンバ108は,ファクトリインターフェース138と連結してもよく,このファクトリインターフェース138は,ロードポート142にドッキングされた基板キャリア140から基板を受けうる。いくつかの実施形態においては,搬送チャンバ102は,例えば真空下において作動されてもよい。)

第6 対比・判断
1 本願発明1について
(1) 本願発明1と引用発明とを対比する。
ア 引用発明の「ウェハ上に複数形成された半導体装置を個々の装置に分離する方法」は,本願発明1の「複数の集積回路を含む半導体ウェハをダイシングする方法」に相当する。

イ 引用発明は,「保護膜105」に「ダイシング線120上にYAG(イットリウム・アルミニウム・ガーネット)レーザのSHG(第二高周波)またはTHG(第三高周波)を用いたレーザ光を照射して,保護膜105および配線層103を貫通するとともに,シリコンウェハ101の内部にわたる溝部107を形成し」,「溝部107の底部から,シリコンウェハ101を深さ方向に平滑面となるドライエッチングをし,溝部107を裏面まで貫通し,シリコンウェハ101を複数の半導体装置100に個片化」しているから,引用発明の「保護膜105」は,マスクとしての機能を有していると認められる。
そうすると,引用発明の「LSIを形成したシリコンウェハ101の素子形成面の全面に保護膜105を設け」ることは,本願発明1の「半導体ウェハの上方に、集積回路を覆い、保護するマスクを形成する工程」に相当する。

ウ 引用発明の「ダイシング線120上にYAG(イットリウム・アルミニウム・ガーネット)レーザのSHG(第二高周波)またはTHG(第三高周波)を用いたレーザ光を照射して,保護膜105および配線層103を貫通するとともに,シリコンウェハ101の内部にわたる溝部107を形成」することは,「レーザ光を照射して,保護膜105および配線層103を貫通するとともに,シリコンウェハ101の内部にわたる溝部107を形成」しているから,レーザスクライビングを行っていると言える。
そうすると,引用発明の「ダイシング線120上にYAG(イットリウム・アルミニウム・ガーネット)レーザのSHG(第二高周波)またはTHG(第三高周波)を用いたレーザ光を照射して,保護膜105および配線層103を貫通するとともに,シリコンウェハ101の内部にわたる溝部107を形成」することと,本願発明1の「フェムト秒ベースのレーザスクライビングプロセスによってマスク及び半導体ウェハの一部をパターニングし、これによって集積回路間の半導体ウェハの領域を露出させるギャップをパターニングされたマスク及び半導体ウェハに提供する工程」とは,「レーザスクライビングプロセスによってマスク及び半導体ウェハの一部をパターニングし、これによって集積回路間の半導体ウェハの領域を露出させるギャップをパターニングされたマスク及び半導体ウェハに提供する工程」である点で共通する。

エ 引用発明の「溝部107の底部から,シリコンウェハ101を深さ方向に平滑面となるドライエッチングをし,溝部107を裏面まで貫通し,シリコンウェハ101を複数の半導体装置100に個片化」することは,本願発明1の「半導体ウェハ内にトレンチを形成するために、ギャップを貫通して半導体ウェハをエッチングし、これによって個片化された集積回路を形成する工程」に相当する。

オ 引用発明の「保護膜105を除去する」ことは,本願発明1の「個片化された集積回路からパターニングされたマスクを分離する工程」に相当する。

カ そうすると,本願発明1と引用発明とは,以下の点で一致し,又相違する。

[一致点]
「複数の集積回路を含む半導体ウェハをダイシングする方法であって,
半導体ウェハの上方に,集積回路を覆い,保護するマスクを形成する工程と,
レーザスクライビングプロセスによってマスク及び半導体ウェハの一部をパターニングし,これによって集積回路間の半導体ウェハの領域を露出させるギャップをパターニングされたマスク及び半導体ウェハに提供する工程と,
半導体ウェハ内にトレンチを形成するために,ギャップを貫通して半導体ウェハをエッチングし,これによって個片化された集積回路を形成する工程と,
個片化された集積回路からパターニングされたマスクを分離する工程を含む方法。」

[相違点1]
「レーザススクライビングプロセス」について,本願発明1は,「フェムト秒ベースのレーザスクライビングプロセス」であって,「フェムト秒ベースのレーザは、540ナノメートル以下の波長と400フェムト秒以下のパルス幅を有し、540ナノメートル以下の波長と400フェムト秒以下のパルス幅を有するフェムト秒ベースのレーザスクライビングプロセスは、近赤外又は赤外範囲内の波長を有するフェムト秒ベースのレーザスクライビングプロセスよりもチッピング、マイクロクラック、及び層間剥離の少ないアブレーションプロセスを提供」し,「各ギャップは半導体ウェハ内でその深さ方向に一定の幅を有し」ているのに対して,引用発明はそのようになっていない点。

[相違点2]
「個片化された集積回路を形成する工程」について,本願発明1は「各トレンチはその深さ方向に前記一定の幅を有する工程」であるのに対して,引用発明は,シリコンウェハ101の上部に,後退部117が生じており,また,クライオプロセスまたはBを添加したエッチングガスによるドライエッチングによって形成される溝の形状が明確でない点。

(2)相違点についての判断
ア 以下,[相違点1]について検討する。
「レーザススクライビングプロセス」において,「フェムト秒ベースのレーザ」のうち,「540ナノメートル以下の波長と400フェムト秒以下のパルス幅を有し、540ナノメートル以下の波長と400フェムト秒以下のパルス幅を有するフェムト秒ベースのレーザ」を使用し,「各ギャップは半導体ウェハ内でその深さ方向に一定の幅を有」することは,引用文献2ないし8のいずれの文献にも記載されておらず,又,周知の技術とも認められないから,引用発明に,引用文献2ないし8に記載された事項を適用し,[相違点1]に係る工程を有する発明とすることが,容易であったとは言えない。
そして,本願発明1は上記工程を有することにより,「レーザパラメータの選択(例えば、パルス幅)は、クリーンなレーザスクライブ切断を実現するために、チッピング、マイクロクラック、層間剥離を最小化する、成功したレーザスクライビング・ダイシングプロセスを開発するのに重要である可能性がある。レーザスクライブ切断がクリーンであればあるほど、最終的なダイ個片化のために実行することができるエッチングプロセスはよりスムーズになる。半導体デバイスウェハにおいては、異なる材料の種類(例えば、導体、絶縁体、半導体)及び厚さの多くの機能層が、典型的には、その上に配置される。このような材料は、有機材料(例えば、ポリマー)、金属、又は無機誘電体(例えば、二酸化ケイ素及び窒化ケイ素)を含むことができるが、これらに限定されない。」(本願明細書【0021】),及び,「上述したように、ピコ秒ベース及びナノ秒ベースのレーザアブレーションプロセスと比較して、フェムト秒ベースのレーザは、このような利点を提供するのにはるかにより適している。しかしながら、フェムト秒ベースのレーザアブレーションのスペクトル内においてさえ、特定の波長が他よりも優れたパフォーマンスを提供する場合がある。例えば、一実施形態では、近紫外又は紫外範囲内の波長を有するフェムト秒レーザベースのプロセスは、近赤外又は赤外範囲内の波長を有するフェムト秒ベースのレーザプロセスよりもクリーンなアブレーションプロセスを提供する。このような特定の一実施形態では、半導体ウェハ又は基板のスクライビングに適したフェムト秒ベースのレーザプロセスは、約540ナノメートル以下の波長を有するレーザに基づく。このような特定の一実施形態では、約540ナノメートル以下の波長を有するレーザの、パルスは約400フェムト秒以下が使用される。」(本願明細書【0028】)という格別の効果を有する。

イ したがって,他の相違点について判断するまでもなく,本願発明1は,当業者であっても引用発明及び引用文献2ないし8に記載された事項に基づいて容易に発明できたものあるとは言えない。

2 本願発明2ないし5について
本願発明2ないし5は,本願発明1を引用する方法であり,上記1で検討した[相違点1]及び[相違点2]に係る工程を備える「方法」であるから,上記1(2)で検討したと同様の理由により,引用発明及び引用文献2ないし8に記載された事項に基づいて,当業者が容易に発明することができたものではない。

3 本願発明6について
本願発明6は,「請求項1記載の方法を実行することにより、複数の集積回路を含む半導体ウェハをダイシングするためのシステム」であるから,本願発明1を実行するシステムは,上記1で検討した[相違点1]及び[相違点2]に係る工程を実行するシステムであるから,上記1(2)で検討したと同様の理由により,引用発明及び引用文献2ないし8に記載された事項に基づいて,当業者が容易に発明することができたものではない。

4 本願発明7ないし9について
本願発明7ないし9は,請求項6を引用するシステムであり,上記3で検討した[相違点1]及び[相違点2]に係る工程を実行するシステムであるから,上記3で検討したと同様の理由により,引用発明及び引用文献2ないし8に記載された事項に基づいて,当業者が容易に発明することができたものではない。

5 本願発明10について
(1) 本願発明10と引用発明を対比する。
ア 引用発明の「ウェハ上に複数形成された半導体装置を個々の装置に分離する方法」は,本願発明10の「複数の集積回路を含む半導体ウェハをダイシングする方法」に相当する。

イ 引用発明の「LSIを形成したシリコンウェハ101の素子形成面の全面に」設けられた「保護膜105」は,最後に「除去」されているから,物理的に除去可能であると言える。
また,引用発明の「保護膜105」は,「ダイシング線120上にYAG(イットリウム・アルミニウム・ガーネット)レーザのSHG(第二高周波)またはTHG(第三高周波)を用いたレーザ光を照射して,保護膜105および配線層103を貫通するとともに,シリコンウェハ101の内部にわたる溝部107を形成し」,「溝部107の底部から,シリコンウェハ101を深さ方向に平滑面となるドライエッチングをし,溝部107を裏面まで貫通し,シリコンウェハ101を複数の半導体装置100に個片化するダイシング面111を形成し」ているから,マスクとしての機能を有していると認められる。
さらに,引用発明は「シリコンウェハ101の素子形成面に所定の素子,拡散層及び,シリコン酸化膜,低誘電率層間絶縁膜,銅配線とを有するLSIを形成し」ているから,引用発明の「LSI」(本願発明10の「集積回路」に相当する。)は,本願発明10と同様に,「低K材料の層及び銅の層の上方に配置された二酸化ケイ素の層を含」んでいると認められる。
そうすると,引用発明の「LSIを形成したシリコンウェハ101の素子形成面の全面に保護膜105を設け」ることは,本願発明10の「シリコン基板の上方に、物理的に除去可能なマスクを形成する工程であって、物理的に除去可能なマスクは、シリコン基板上に配置された集積回路を覆い、保護し、集積回路は、低K材料の層及び銅の層の上方に配置された二酸化ケイ素の層を含む工程」に相当する。

ウ 引用発明の「ダイシング線120上にYAG(イットリウム・アルミニウム・ガーネット)レーザのSHG(第二高周波)またはTHG(第三高周波)を用いたレーザ光を照射して,保護膜105および配線層103を貫通するとともに,シリコンウェハ101の内部にわたる溝部107を形成」することは,「レーザ光を照射して,保護膜105および配線層103を貫通するとともに,シリコンウェハ101の内部にわたる溝部107を形成」しているから,レーザスクライビングを行っていると言える。
また,引用発明の「レーザ光を照射して,保護膜105および配線層103を貫通するとともに,シリコンウェハ101の内部にわたる溝部107を形成」する際には,「保護層105」と「シリコンウェハ101」の間にある,「シリコン酸化膜,低誘電率層間絶縁膜,銅配線」も貫通していると認められるから,引用発明の「レーザ光を照射して,保護膜105および配線層103を貫通するとともに,シリコンウェハ101の内部にわたる溝部107を形成」することは,本願発明10の「物理的に除去可能なマスクと、二酸化ケイ素の層と、低K材料の層と、銅の層と、シリコン基板の一部をパターニングし、これによってギャップを有するパターニングされたシリコン基板を提供し、集積回路間のシリコン基板の領域を露出させる」ことに相当する。
そうすると,引用発明の「ダイシング線120上にYAG(イットリウム・アルミニウム・ガーネット)レーザのSHG(第二高周波)またはTHG(第三高周波)を用いたレーザ光を照射して,保護膜105および配線層103を貫通するとともに,シリコンウェハ101の内部にわたる溝部107を形成」することと,本願発明10の「フェムト秒ベースのレーザスクライビングプロセスによって、物理的に除去可能なマスクと、二酸化ケイ素の層と、低K材料の層と、銅の層と、シリコン基板の一部をパターニングし、これによってギャップを有するパターニングされたシリコン基板を提供し、集積回路間のシリコン基板の領域を露出させる工程」とは,「レーザスクライビングプロセスによって、物理的に除去可能なマスクと、二酸化ケイ素の層と、低K材料の層と、銅の層と、シリコン基板の一部をパターニングし、これによってギャップを有するパターニングされたシリコン基板を提供し、集積回路間のシリコン基板の領域を露出させる工程」である点で共通する。

エ 引用発明の「溝部107の底部から,シリコンウェハ101を深さ方向に平滑面となるドライエッチングをし,溝部107を裏面まで貫通し,シリコンウェハ101を複数の半導体装置100に個片化」することは,本願発明10の「シリコン基板内にトレンチを形成するために、ギャップを貫通してシリコン基板をエッチングし、これによって個片化された集積回路を形成する工程」に相当する。

オ 引用発明の「保護膜105を除去する」ことは,本願発明10の「個片化された集積回路からパターニングされたマスクを分離する工程」に相当する。

カ そうすると,本願発明10と引用発明とは,以下の点で一致し,又相違する。

[一致点]
「複数の集積回路を含む半導体ウェハをダイシングする方法であって,
シリコン基板の上方に,物理的に除去可能なマスクを形成する工程であって,物理的に除去可能なマスクは,シリコン基板上に配置された集積回路を覆い,保護し,集積回路は、低K材料の層及び銅の層の上方に配置された二酸化ケイ素の層を含む工程と,
レーザスクライビングプロセスによって,物理的に除去可能なマスクと,二酸化ケイ素の層と,低K材料の層と,銅の層と,シリコン基板の一部をパターニングし,これによってギャップを有するパターニングされたシリコン基板を提供し,集積回路間のシリコン基板の領域を露出させる工程と,
シリコン基板内にトレンチを形成するために,ギャップを貫通してシリコン基板をエッチングし,これによって個片化された集積回路を形成する工程と,
個片化された集積回路から物理的に除去可能なマスクを分離する工程を含む方法。」

[相違点3]
「レーザススクライビングプロセス」について,本願発明10は,「フェムト秒ベースのレーザスクライビングプロセス」であって,「フェムト秒ベースのレーザは、540ナノメートル以下の波長と400フェムト秒以下のパルス幅を有し、540ナノメートル以下の波長と400フェムト秒以下のパルス幅を有するフェムト秒ベースのレーザスクライビングプロセスは、近赤外又は赤外範囲内の波長を有するフェムト秒ベースのレーザスクライビングプロセスよりもチッピング、マイクロクラック、及び層間剥離の少ないアブレーションプロセスを提供」し,「各ギャップは半導体ウェハ内でその深さ方向に一定の幅を有し」ているのに対して,引用発明はそのようになっていない点。

[相違点4]
「個片化された集積回路を形成する工程」について,本願発明10は「各トレンチはその深さ方向に前記一定の幅を有する工程」であるのに対して,引用発明は,シリコンウェハ101の上部に,後退部117が生じており,また,クライオプロセスまたはBを添加したエッチングガスによるドライエッチングによって形成される溝の形状が明確でない点。

(2)相違点についての判断
ア 以下,[相違点3]について検討する。
[相違点3]は,上記1(2)で検討した[相違点1]と,実質的に同じ相違点であるから,上記1(2)で検討したと同様の理由により,引用発明及び引用文献2ないし8に記載された事項に基づいて,当業者が容易に発明することができたものではない。

イ したがって,他の相違点について判断するまでもなく,本願発明10は,当業者であっても引用発明及び引用文献2ないし8に記載された事項に基づいて容易に発明できたものあるとは言えない。

6 本願発明11及び12について
本願発明11及び12は,本願発明10を引用する方法であり,上記5で検討した[相違点3]及び[相違点4]に係る工程を備える「方法」であるから,上記5(2)で検討したと同様の理由により,引用発明及び引用文献2ないし8に記載された事項に基づいて,当業者が容易に発明することができたものではない。

第7 原査定について
上記第6のとおりであるから,本願発明1ないし12は,拒絶査定において引用された引用文献1ないし4に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。
したがって,原査定の理由によって,本願を拒絶することはできない。

第8 当審拒絶理由について
1 特許法第36条第6項第1号について
平成31年1月29日にされた手続補正により,特許請求の範囲の記載が,特許法第36条第6項第2号に規定する要件を満たしていないとの拒絶の理由は解消した。

2 特許法第36条第6項第2号について
平成31年1月29日にされた手続補正により,補正前の請求項5及び11に対応する請求項は削除されたから,特許請求の範囲の記載が,特許法第36条第6項第2号に規定する要件を満たしていないとの拒絶の理由は解消した。

3 特許法第29条第2項について
前記第6のとおり,本願発明1ないし12は,当審拒絶理由において引用された引用文献1及び2並びに5ないし8に記載された発明に基づいて,当業者が容易に発明をすることができたものではない。

第9 むすび
以上のとおり,本願発明1ないし12は,当業者が引用文献1ないし4に記載された発明に基づいて容易に発明をすることができたものではない。
したがって,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2019-05-08 
出願番号 特願2014-515855(P2014-515855)
審決分類 P 1 8・ 537- WY (H01L)
P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 宮久保 博幸  
特許庁審判長 加藤 浩一
特許庁審判官 飯田 清司
小田 浩
発明の名称 物理的に除去可能なマスクを用いたレーザ・プラズマエッチングウェハダイシング  
代理人 安齋 嘉章  

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