• ポートフォリオ機能


ポートフォリオを新規に作成して保存
既存のポートフォリオに追加保存

  • この表をプリントする
PDF PDFをダウンロード
審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
管理番号 1365410
審判番号 不服2019-17464  
総通号数 250 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2020-10-30 
種別 拒絶査定不服の審決 
審判請求日 2019-12-24 
確定日 2020-09-08 
事件の表示 特願2017-161412「固体撮像装置、及び、電子機器」拒絶査定不服審判事件〔平成30年 1月18日出願公開、特開2018- 11068、請求項の数(18)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は、平成22年1月22日(優先権主張平成21年3月19日。以下「本願優先日」という。)に出願された特許出願(特願2010-12586号)の一部を、平成26年12月24日に特許法第44条第1項の規定による新たな特許出願(特願2014?260268号)とし、更にその一部を平成27年5月18日に特許法第44条第1項の規定による新たな特許出願(特願2015?101103号)とし、更にその一部を平成28年5月20日に特許法第44条第1項の規定による新たな特許出願(特願2016?101517号)とし、更にその一部を平成29年8月24日に更に新たな特許出願としたものであって、平成29年8月31日付けで上申書が提出され、平成30年5月30日付けで拒絶理由通知がされ、平成30年8月6日付けで手続補正がされるとともに意見書が提出され、平成31年1月30日付けで最後の拒絶理由通知がされ、平成31年4月8日付けで手続補正がされるとともに意見書が提出されたところ、令和1年9月18日付けで平成31年4月8日付け手続補正が却下されるとともに、同日付けで拒絶査定(原査定)がされた。
これに対し、令和1年12月24日に拒絶査定不服審判の請求がされると同時に手続補正がされたものである。

第2 原査定の概要
原査定(令和1年9月18日付け拒絶査定)の概要は次のとおりである。

1.本願の請求項1-22に係る発明は、以下の引用文献1-7に基づいて、その発明の属する技術の分野における通常の知識を有する者(以下、「当業者」という。)が容易に発明できたものであるから、特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
1.特開2006-191081号公報
2.特開2008-227253号公報(周知技術を示す文献)
3.特開2006-261638号公報(周知技術を示す文献)
4.特開2006-032497号公報(周知技術を示す文献)
5.特開2008-235478号公報
6.特開2007-115994号公報(周知技術を示す文献)
7.特開2003-338615号公報(周知技術を示す文献)

2.本願は、請求項1-22の記載が明確でなく、特許法第36条第6項第2号に規定する要件を満たしていない。

第3 審判請求時の補正について
審判請求時の補正は、特許法第17条の2第3項から第6項までの要件に違反しているものとはいえない。
審判請求時の補正によって請求項1、18に「前記画素アレイに配置された、」、「前記第1の半導体基板の光入射面側の上部に形成された遮光膜と、」、「前記遮光膜は、前記画素アレイに配置された前記転送トランジスタ、前記リセットトランジスタ、及び、前記増幅トランジスタのうち少なくとも一つと、前記第1の多層配線層の最も前記第2の半導体基板側の配線と前記第2の多層配線層の最も前記第1の半導体基板側の配線とが直接接合された領域の少なくとも一部とに対して、前記第1の半導体基板の光入射面と垂直な方向において重なる位置に形成されている」という事項を追加する補正(以下、それぞれ順に「補正事項1」?「補正事項3」という。)は、特許請求の範囲の減縮を目的とするものであるか、また、当該補正事項1-補正事項3は新規事項を追加するものではないかについて検討する。

補正事項1は、補正前の請求項1、22について、「転送トランジスタ、リセットトランジスタ、及び、増幅トランジスタ」を、「前記画素アレイに配置された、転送トランジスタ、リセットトランジスタ、及び、増幅トランジスタ」に限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。
補正事項2、3は、補正前の請求項1、22の「前記第1の半導体基板の光入射側の上部」について、「前記第1の半導体基板の光入射面側の上部に形成された遮光膜と、」、「前記遮光膜は、前記画素アレイに配置された前記転送トランジスタ、前記リセットトランジスタ、及び、前記増幅トランジスタのうち少なくとも一つと、前記第1の多層配線層の最も前記第2の半導体基板側の配線と前記第2の多層配線層の最も前記第1の半導体基板側の配線とが直接接合された領域の少なくとも一部とに対して、前記第1の半導体基板の光入射面と垂直な方向において重なる位置に形成されている」という事項を追加して限定する補正であって、補正前の発明と補正後の発明の産業上の利用分野及び解決しようとする課題が同一である特許請求の範囲の減縮を目的とするものである。
したがって、当該補正事項1?補正事項3は、特許法第17条の2第5項第2号に掲げる特許請求の範囲の減縮を目的とするものに該当する。
また、補正事項1?補正事項3で追加した上記事項は、当初明細書の段落【0017】、図4に記載されているから、上記追加した事項は、当初明細書等に記載された事項であり、新規事項を追加するものではないといえる。
そして、「第4 本願発明」から「第6 対比・判断」までに示すように、補正後の請求項1-18に係る発明は、独立特許要件を満たすものである。

第4 本願発明
本願請求項1-18に係る発明(以下、それぞれ順に「本願発明1」-「本願発明18」という。)は、令和1年12月24日付けの手続補正で補正された特許請求の範囲の請求項1-18に記載された事項により特定される発明であり、そのうちの請求項1、18は、以下のとおりの発明である。

「【請求項1】
光電変換部を含む画素アレイと、前記画素アレイに配置された、転送トランジスタ、リセットトランジスタ、及び、増幅トランジスタのうち少なくとも1つとを有する第1の半導体基板と、
信号処理を行うロジック回路を有する第2の半導体基板と、
前記第1の半導体基板の光入射面とは反対側に形成された第1の多層配線層と、
前記第2の半導体基板の光入射面側に形成された第2の多層配線層と、
前記第1の半導体基板の光入射面側の上部に形成された遮光膜と、を有し、
前記第1の半導体基板と前記第2の半導体基板とは、前記第1の多層配線層と前記第2の多層配線層とが向かい合うように積層され、
前記第1の半導体基板と前記第2の半導体基板が積層されたチップの、前記画素アレイを含む画素領域と前記画素領域外の領域とのそれぞれにおいて、前記第1の多層配線層の最も前記第2の半導体基板側の少なくとも1つ以上の配線と、前記第2の多層配線層の最も第1の半導体基板側の少なくとも1つ以上の配線とが直接接合され、
前記遮光膜は、前記画素アレイに配置された前記転送トランジスタ、前記リセットトランジスタ、及び、前記増幅トランジスタのうち少なくとも一つと、前記第1の多層配線層の最も前記第2の半導体基板側の配線と前記第2の多層配線層の最も前記第1の半導体基板側の配線とが直接接合された領域の少なくとも一部とに対して、前記第1の半導体基板の光入射面と垂直な方向において重なる位置に形成されている
固体撮像装置。」

「【請求項18】
固体撮像装置と、
前記固体撮像装置の光電変換部に入射光を導く光学系と、
前記固体撮像装置の出力信号を処理する信号処理回路と、を有し、
前記固体撮像装置は、
光電変換部を含む画素アレイと、前記画素アレイに配置された、転送トランジスタ、リセットトランジスタ、及び、増幅トランジスタのうち少なくとも1つとを有する第1の半導体基板と、
信号処理を行うロジック回路を有する第2の半導体基板と、
前記第1の半導体基板の光入射面とは反対側に形成された第1の多層配線層と、
前記第2の半導体基板の光入射面側に形成された第2の多層配線層と、
前記第1の半導体基板の光入射面側の上部に形成された遮光膜と、を有し、
前記第1の半導体基板と前記第2の半導体基板とは、前記第1の多層配線層と前記第2の多層配線層とが向かい合うように積層され、
前記第1の半導体基板と前記第2の半導体基板が積層されたチップの、前記画素アレイを含む画素領域と前記画素領域外の領域とのそれぞれにおいて、前記第1の多層配線層の最も前記第2の半導体基板側の少なくとも1つ以上の配線と、前記第2の多層配線層の最も第1の半導体基板側の少なくとも1つ以上の配線とが直接接合さ、
前記遮光膜は、前記画素アレイに配置された前記転送トランジスタ、前記リセットトランジスタ、及び、前記増幅トランジスタのうち少なくとも一つと、前記第1の多層配線層の最も前記第2の半導体基板側の配線と前記第2の多層配線層の最も前記第1の半導体基板側の配線とが直接接合された領域の少なくとも一部とに対して、前記第1の半導体基板の光入射面と垂直な方向において重なる位置に形成されている
電子機器。」

第5 引用文献、引用発明等
1.引用文献1について
原査定の拒絶の理由に引用された引用文献1には、図面とともに次の事項が記載されている。

(1)引用文献1の記載
ア「【特許請求の範囲】
【請求項1】
第1基板に配置された受光素子と第2基板に配置された周辺回路とが、3次元構造に集積されて形成されたイメージセンサであって、
前記第1基板及び前記第2基板が、それぞれの前面に配置されたボンディングパッドを介して接合され、
前記第1基板の背面の最上部にマイクロレンズを備えることを特徴とするイメージセンサ。
【請求項2】
前記第1基板が、
SOI(Silicon On Insulator)構造の絶縁膜と、
該絶縁膜と前記マイクロレンズとの間に介装されたカラーフィルタアレイと、
前記絶縁膜の下に配置されたフォトダイオードと、
該フォトダイオードと前記ボンディングパッドとの間に配置されたトランスファトランジスタと
をさらに備えることを特徴とする請求項1に記載のイメージセンサ。
【請求項3】
前記第2基板が、
前記第2基板及び前記ボンディングパッドの間に配置された複数のトランジスタと、
前記第2基板を貫通して前記ボンディングパッドに接続する接続部と、
前記第2基板の後面に配置され、前記接続部に電気的に接続する入出力パッドと
をさらに備えることを特徴とする請求項1または請求項2に記載のイメージセンサ。」

イ「【技術分野】
【0001】
本発明は、イメージセンサに関し、特に、3次元集積構造の高性能CMOSイメージセンサ及びその製造方法に関する。」

ウ「【背景技術】
【0002】
イメージセンサは、光学的映像を電気信号に変換する半導体素子である。イメージセンサのうち、電荷結合素子(CCD:Charge Coupled Device)は、それぞれのMOS(Metal-Oxide-Silicon)キャパシタが互いに非常に近接した位置に配置され、電荷キャリアがキャパシタに格納された後に移送される素子である。
【0003】
一方、CMOS(Complementary MOS)イメージセンサは、制御回路及び信号処理回路を周辺回路として備えている。
【0004】
CMOSイメージセンサの周辺回路では、CMOS技術を用いて、画素数と同じだけMOSトランジスタが形成されており、CMOSイメージセンサでは、これらを用いて順に出力を検出するスイッチング方式を採用している。
【0005】
図1は、CMOSイメージセンサのチップレイアウトを示すブロック図である。
【0006】
図1に示しているように、チップ中央にピクセルアレイ部10が配置され、ロードライバ(Row driver)15とカラムドライバ(Column driver)14とがそれぞれピクセルアレイ10のロー及びカラム方向に配置されており、ピクセルアレイ部10とカラムドライバ14との間にCDS(Corelated Data Sampling)部13が配置され、ロードライバ15と対向するピクセルアレイ10のロー方向にADC(Analog to Digital Converter)部11と、PGA(Programmable Gain Amplifier)部12とが配置され、ロードライバ15の側面及びピクセルアレイ部10の上まで拡張された形状で、デジタルコントロールブロック16(Digital control block)が配置されている。チップの外郭に沿って複数のパッド17が配置され、パッド17は各ブロックと接続する。
【0007】
以下、図1の構造において、ピクセルアレイ部10が受光領域であり、その他の領域が周辺領域である。図1のようなチップの構成によって、チップ面積に対するピクセルアレイ部10の面積は、約40%に限定される。」

エ「【0020】
そこで、本発明は、上記した従来技術の問題点を解決するためになされたものであって、その目的は、イメージセンサチップ上で占める受光領域を最大限確保することができるイメージセンサ及びその製造方法を提供することにある。」

オ「【0026】
図3は、本発明の実施の形態に係るイメージセンサの単位画素を示す断面図である。
【0027】
本発明のCMOSイメージセンサでは、SOIで具現された第3絶縁膜101と、第3絶縁膜101上に形成されたカラーフィルタアレイ(CFA)112と、カラーフィルタアレイ112上に形成されたオーバーコート層113と、オーバーコート層113上に形成されたマイクロレンズ(ML)114とマイクロレンズ114上に形成されたレンズ保護膜115と、第3絶縁膜101の下に形成され、互いに異なる2つのフォトダイオード用の不純物領域103、104からなるフォトダイオードPDと、フォトダイオードPDの下側の導電領域104と当接する導電性不純物領域105、例えばソース領域と、導電性不純物領域105から離隔されて配置された導電性不純物領域106と、導電性不純物領域105及び106をそれぞれソース及びドレインとするゲート電極107とを備える。ゲート電極107と導電性不純物領域105及び106とは、トランスファトランジスタTx(審決注:「RX」は誤記と認定した。)を構成する。フォトダイオードPDと導電性不純物領域105、106とは、エピタキシャル層102に形成されている。
【0028】
トランスファトランジスタTxの下には、第2絶縁膜108が形成されており、第2絶縁膜108を貫通して導電性不純物領域106に電気的に接続された接続部109が形成されており、第2絶縁膜108と接続部109との下には、第1絶縁膜110が配置されており、第1絶縁膜110を貫通して接続部109などに接続されたメタルライン111A?111Cが配置されている。
【0029】
第1絶縁膜110からマイクロレンズ114までは、受光領域を示しており、この受光部はチップ全体のほとんど全面に配置される。
【0030】
一方、受光素子を駆動するための周辺回路は、別の基板200に集積されており、メタルライン111A?111Cと互いに対向するメタルライン206A?206Cを介して受光部に接続される。周辺回路部は、第2基板200上に形成されたゲート電極201と、ゲート電極201とアラインメントされて第2基板200の表層部に配置された導電性不純物領域であるソース/ドレイン領域202と、ゲート電極201上に形成された第1絶縁膜203と、第1絶縁膜203を貫通してソース/ドレイン202に接続された第1接続部204Aを含み、第1接続部204Aは、メタルライン206A?206Cと接続され、メタルライン206A?206Cは、第2絶縁膜205によって囲まれている。
【0031】
第1絶縁膜203と第2基板200とを貫通する第2接続部204Bを介してメタルライン206Cと第2基板200の反対側で接続されたパッド207が配置されており、パッド207は、保護膜208によって外周を囲まれている。
【0032】
図3の構造は、互いに異なる2つの基板に、それぞれ受光素子(受光領域)と周辺回路とを分離して形成し、フォトダイオードPDに近い部分が前面に位置するように受光素子が形成された基板をひっくり返して周辺回路が形成された基板と3次元的に集積させ、フォトダイオードに近い部分にカラーフィルタアレイとマイクロレンズとを形成し、その対向する部分にパッドを形成することによって完成される。」

カ「【0035】
図4A?図4Cは、本発明の実施の形態に係るCMOSイメージセンサの製造方法の各工程を示す断面図である。
【0036】
図4Aに示しているように、第1基板400がSOI構造を有するように第1基板400内部に第1絶縁膜401を形成する。・・・(略)・・・
【0048】
接続部409上に接続部409と電気的に接続し、周辺回路部と接続されるCuボンディングパッド411A?411Cを、第3絶縁膜410に囲まれるように形成する。
・・・(略)・・・
【0051】
以上、図4Aに示した構造を形成して、3次元集積以前の受光素子を形成する工程は完了する。
【0052】
次いで、図4Bに示すような3次元集積以前の周辺回路を形成する工程を実施する。
【0053】
第2基板500に周辺回路を構成する各種素子を形成するが、ここではトランジスタだけを示す。
・・・(略)・・・
【0055】
トランジスタ形成工程が完了した第2基板の全面に第1絶縁膜503を形成する。
・・・(略)・・・
【0061】
第1接続部及び2接続部504A、504B上に第1接続部及び2接続部504A、504Bと電気的に接続され、受光素子と接続するCuボンディングパッド506A?506Cを第2絶縁膜505に囲まれるように形成する。
・・・(略)・・・
【0065】
以上、図4B示した構造を形成して、3次元集積以前の周辺回路の形成工程が完了する。
【0066】
次に、図4Cに示しているように、受光素子が形成された第1基板400と周辺回路が形成された第2基板500とが互いに対向するようにボンディング(接合)される。
【0067】
この時、それぞれのCuボンディングパッド411A?411Cと506A?506Cとが対応するようにした後、300℃?600℃の温度で熱処理を実施することによって、2つの基板400、500の間の接合がなされる。
【0069】
次に、図4Dに示しているように、第2基板500の背面を一部除去して、第2接続部504Bが露出するようにする。この時、エッチングされる第2基板500の背面の厚さは、残存する第2基板500の厚さが5μm?50μm程度残るようにすることによって決まる。
・・・(略)・・・
【0071】
露出した第2接続部504Bに接続するように、入出力パッド507を形成した後、入出力パッド507の上部だけをオープンさせ、他の部分は覆う保護膜508を形成する。
【0072】
次に、第1基板400のを全て除去して第1絶縁膜401が露出するようにする。この時、物理的研磨またはウェットエッチングを用いる。」

キ 図3は、「本発明の実施の形態に係るイメージセンサの単位画素を示す断面図」(段落【0026】)であり、以下のとおりのものである。



ク 図4Aないし図4Dは、以下のとおりのものである。
図4Aから、フォトダイオードPDとトランスファトランジスタTxが形成された第1基板400が見てとれる。
図4Bから、周辺回路を構成するトランジスタが形成された第2基板500が見てとれる。



(2)引用発明
ア 引用文献1の請求項1及び段落【0028】、【0029】、【0048】、【0061】の記載を参酌して、図3と図4Dを対比すると、図4Aないし4Dに示されたCuボンディングパッド411A?411Cと506A?506C、第2基板500、第1絶縁膜503は、それぞれ、図3に示されたメタルライン111A?111Cと206A?206C、第2基板200、第1絶縁膜203に対応するといえる。

イ したがって、上記引用文献1には次の発明(以下、「引用発明」という。)が記載されていると認められる。

「第1基板に配置された受光素子と第2基板に配置された周辺回路とが、3次元構造に集積されて形成されたCMOSイメージセンサであって、
前記第1基板及び前記第2基板が、それぞれの前面に配置された、メタルラインからなるボンディングパッドを介して接合され、
前記第1基板は、フォトダイオードと、該フォトダイオードと前記ボンディングパッドとの間に配置されたトランスファトランジスタとをさらに備え、
単位画素において、
前記フォトダイオードPDと、フォトダイオードPDの下側の導電領域104と当接する導電性不純物領域105、例えばソース領域と、導電性不純物領域105から離隔されて配置された導電性不純物領域106と、導電性不純物領域105及び106をそれぞれソース及びドレインとするゲート電極107とが備えられ、ゲート電極107と導電性不純物領域105及び106とは、前記トランスファトランジスタTxを構成し、フォトダイオードPDと導電性不純物領域105、106とは、エピタキシャル層102に形成されており、
トランスファトランジスタTxの下には、第2絶縁膜108と、第2絶縁膜108を貫通して接続部109が形成されており、第2絶縁膜108と接続部109との下には、第1絶縁膜110が配置されており、第1絶縁膜110を貫通して接続部109などに接続されたメタルライン111A?111Cが配置されており、
受光素子を駆動するための前記周辺回路は、前記第2基板200に集積されており、メタルライン111A?111C(ボンディングパッド411A?411C)と互いに対向するメタルライン206A?206C(ボンディングパッド506A?506C)を介して受光部に接続され、周辺回路部は、第2基板200上に形成されたゲート電極201と、第2基板200の表層部に配置された導電性不純物領域であるソース/ドレイン領域202と、ゲート電極201上に形成された第1絶縁膜203と、第1絶縁膜203を貫通する第1接続部204Aを含み、第1接続部204Aは、メタルライン206A?206Cと接続され、メタルライン206A?206Cは、第2絶縁膜205によって囲まれており、
それぞれのメタルライン111A?111Cと206A?206Cとが対応するようにした後、300℃?600℃の温度で熱処理を実施することによって、2つの基板の間の接合がなされる、CMOSイメージセンサ。」

2.引用文献3について
また、原査定の拒絶の理由において周知技術を示す文献として引用された引用文献3には、図面とともに次の事項が記載されている。

「【0081】
[第4実施の形態]
図6は、本発明の第4実施の形態に係る裏面入射型のCMOSイメージセンサの主要部、すなわち画素アレイ部、周辺回路部及びボンディング用のパッド部を示す断面図である。本実施の形態のCMOS型イメージセンサ50は、図6に示すように、第1導電型の半導体基板、例えばn型のシリコン基板54の画素アレイ部51において、光電変換素子となるフォトダイオード55(図2のフォトダイオード111に相当)と、p型ウェル領域56内の設けた複数のMOSトランジスタとから構成される画素60(図1の画素11に相当)が複数(多数)マトリックス状に2次元的な配列をもって形成されている。MOSトランジスタはシリコン基板54の表面側に形成され、図6ではMOSトランジスタとして、転送トランジスタ57(図2の転送トランジスタ112に相当)のみを示す。転送トランジスタ57は、フォトダイオード55をソースとし、FD部となるn型ソース・ドレイン領域58及びゲート絶縁膜を介して形成されたゲート電極59を有して形成されている。
【0082】
またシリコン基板54の周辺回路52では、CMOSトランジスタが形成されている。すなわち、p型ウェル領域56にn型のソース・ドレイン領域61、62とゲート絶縁膜を介して形成したゲート電極63とからなるnチャネルMOSトランジスタTrnが形成され、p型ウェル領域56内のn型ウェル領域65にp型のソース・ドレイン領域66、67とゲート絶縁膜を介して形成されたゲート電極68とからなるpチャネルMOSトランジスタTrpが形成される。
【0083】
フォトダイオード55を含む画素60が形成されたシリコン基板54の表面側に層間絶縁膜71を介して多層の配線72が形成された配線層73が形成されている。
【0084】
一方、シリコン基板54の裏面側に、画素アレイ部51から周辺回路部52およびパッド部53を形成する周辺を含むほぼ全面にわたって、絶縁膜75を介して透明電極(例えばITO膜:インジウムとすずの酸化物)76が形成され、この透明電極6676上にフォトダイオード55に対応する部分を除いて遮光膜(遮光電極)となる金属膜、例えばAlSi膜77が形成される。この透明電極76と遮光膜となるAlSi膜77で2層構造の裏面電極78が形成される。更に裏面表面に保護用のパシベーション膜79が形成されている。シリコン基板54の裏面側の周辺部に一部パシベーション膜79が選択的に除去され、パシベーション膜79の開口80からAlSi膜77が露出したパッド部(いわゆるボンディングパッド部)53が形成される。このパッド部53には、前述したようにフォトダイオード55の信号電荷が電子の場合には、所要の負電圧が与えられる。
【0085】
裏面電極78の目的は、フォトダイオードの信号電荷が電子の場合には、画素アレイ部51の裏面電極に負電圧を与えて基板裏面の界面に暗電流の発生を抑制するためのキャリア(正孔)を誘起させることと、不要な部分を遮光することである。画素アレイ部分では、透明電極76は全面に存在するが、金属膜77は光電変換素子(フォトダイオード)6755の部分のみ開口が形成された格子状に形成されている。画素部の遮光部や周辺回路は、金属膜を含む裏面電極で覆われており、光が入射されないようになっている。
【0086】
パッド部53は、外界との物理的なインターフェイスをとる部分であり、検査時には、このパッド部53に検査装置の針を当てて電圧を与えたり、実装時にはこのパッド部にワイヤボンディングされる。
【0087】
シリコン基板54は、例えばCMP(Chemical Mechanical Polishing:化学的機械研磨)にて研磨することにより、所要の厚さに形成されている。シリコン基板54の厚さとしては、可視光に対しては5μm?10μm程度が好ましい。この厚さに設定することにより、可視光をフォトダイオード55で良好に光電変換できる。」

したがって、引用文献3には、パッド部53を、画素アレイ部51外に設ける技術が記載されている。

3.引用文献4について
また、原査定の拒絶の理由において周知技術を示す文献として引用された引用文献4には、次の事項が記載されている。

「【0024】
CMOS型の固体撮像素子1は、画素がマトリクス状に配列された撮像領域41と、この撮像領域41の周囲に形成されたオプティカルブラック領域42と、このオプティカルブラック領域42の周囲に形成されたパッド領域43等から構成されている。 オプティカルブラック領域42は、暗電流補正用の画素が撮像領域41の画素の周囲に配列された構成であり、画素の一方の主面側が遮光膜により覆われている。そして、オプティカルブラック領域42から出力された信号を基準として、撮像領域41から出力された信号を補正することにより暗電流等のノイズを除去するようにしている。また、パッド領域43は、例えば、外部の配線と接続されるパッドが設けられる領域である。なお、撮像領域41及びオプティカルブラック領域42の外には、図示しないトランジスタ等からなる周辺回路領域が形成されている。」

第6 対比・判断
1.本願発明1について
(1)対比
本願発明1と引用発明とを対比すると、次のことがいえる。

ア 引用発明における「CMOSイメージセンサ」、「フォトダイオード」、「トランスファトランジスタ」は、それぞれ本願発明1における「固体撮像装置」、「光電変換部」、「転送トランジスタ」に相当する。

また、引用発明において、「前記第1基板は、フォトダイオード」と、「トランスファトランジスタ」とを「さらに備え」、「前記フォトダイオードPDと、フォトダイオードPDの下側の導電領域104と当接する導電性不純物領域105、例えばソース領域と、導電性不純物領域105から離隔されて配置された導電性不純物領域106と、導電性不純物領域105及び106をそれぞれソース及びドレインとするゲート電極107とを備え、ゲート電極107と導電性不純物領域105及び106とは、前記トランスファトランジスタTxを構成し、フォトダイオードPDと導電性不純物領域105、106とは、エピタキシャル層102に形成されて」いるものであるから、技術常識を勘案すると、引用発明の「第1基板」は、本願発明1の「第1の半導体基板」に相当する。
また、引用発明は、「受光素子を駆動するための前記周辺回路は、前記第2基板200に集積されており」、「周辺回路部は、第2基板200上に形成されたゲート電極201と、第2基板200の表層部に配置された導電性不純物領域であるソース/ドレイン領域202」を含むものであるから、技術常識を勘案すると、引用発明の「第2基板」は、本願発明1の「第2の半導体基板」に相当する。

イ 本願発明1の「光電変換部を含む画素アレイと、前記画素アレイに配置された、転送トランジスタ、リセットトランジスタ、及び、増幅トランジスタのうち少なくとも1つとを有する第1の半導体基板」、「前記画素アレイを含む画素領域」と、引用発明の「前記第1基板は、フォトダイオードと、該フォトダイオードと前記ボンディングパッドとの間に配置されたトランスファトランジスタとをさらに備え」とを対比する。

さらに、引用発明は、「第1基板に配置された受光素子と第2基板に配置された周辺回路とが、3次元構造に集積されて形成されたCMOSイメージセンサ」であって、「単位画素」において、「フォトダイオードPD」が「備えられ」、「受光素子を駆動するための前記周辺回路は、前記第2基板200に集積されており、メタルライン111A?111C(ボンディングパッド411A?411C)と互いに対向するメタルライン206A?206C(ボンディングパッド506A?506C)を介して受光部に接続され」るものであるところ、引用文献1の段落【0006】、【0009】、【0026】の記載、及びCMOSイメージセンサにおける技術常識も勘案すると、当該「単位画素」は、ピクセルアレイ部のユニットピクセルであることが明らかである。
そうすると、引用発明において、「第1基板に配置された受光素子」から構成され、「第2基板に配置された」「前記周辺回路」が接続される「受光部」は、当該「単位画素」からなる画素アレイを含む画素領域といえる。
したがって、引用発明における「受光部」は、本願発明1における「画素領域」に相当し、また、引用発明の「第1基板」は、「画素アレイを含む画素領域」を有するものであるといえる。
よって、本願発明1と引用発明とは、「光電変換部を含む画素アレイと、前記画素アレイに配置された、転送トランジスタを有する第1の半導体基板」を有する点で一致し、引用発明における「受光部」は、本願発明1の「画素アレイを含む画素領域」に対応する。

ウ 引用発明は、「第2基板に配置された周辺回路」が形成されたものであるから、本願発明1と引用発明とは、「回路を有する第2の半導体基板」を有する点で共通する。

エ 本願発明1の「前記第1の半導体基板の光入射面とは反対側に形成された第1の多層配線層」と、「前記第2の半導体基板の光入射面側に形成された第2の多層配線層」と、を有し、「前記第1の半導体基板と前記第2の半導体基板とは、前記第1の多層配線層と前記第2の多層配線層とが向かい合うように積層され」と、引用発明の「前記第1基板及び前記第2基板が、それぞれの前面に配置された、メタルラインからなるボンディングパッドを介して接合され」とを対比する。

引用発明において、「前記第1基板及び前記第2基板」は、「それぞれの前面」を介して、「接合され」たものであるといえるから、「それぞれの前面」のそれぞれは、本願発明1の「第1の半導体基板の光入射面とは反対側」、「第2の半導体基板の光入射面側」に相当する。また、引用発明の「メタルラインからなるボンディングパッド」は、配線層であるといえる。
したがって、本願発明1と引用発明とは、「前記第1の半導体基板の光入射面とは反対側に形成された第1の配線層」と、「前記第2の半導体基板の光入射面側に形成された第2の配線層」と、を有し、「前記第1の半導体基板と前記第2の半導体基板とは、前記第1の配線層と前記第2の配線層とが向かい合うように積層され」るものである点で共通する。

オ 本願発明1の「前記第1の半導体基板と前記第2の半導体基板が積層されたチップの、前記画素アレイを含む画素領域と前記画素領域外の領域とのそれぞれにおいて、前記第1の多層配線層の最も前記第2の半導体基板側の少なくとも1つ以上の配線と、前記第2の多層配線層の最も第1の半導体基板側の少なくとも1つ以上の配線とが直接接合され」と、引用発明とを対比する。

引用発明は、「第1基板に配置された受光素子と第2基板に配置された周辺回路とが、3次元構造に集積されて形成されたCMOSイメージセンサであって」、「前記第1基板及び前記第2基板が、それぞれの前面に配置された、メタルラインからなるボンディングパッドを介して接合され」、「単位画素において」、「メタルライン111A?111Cが配置されており」、「受光素子を駆動するための前記周辺回路は、前記第2基板200に集積されており、メタルライン111A?111C(ボンディングパッド411A?411C)と互いに対向するメタルライン206A?206C(ボンディングパッド506A?506C)を介して受光部に接続され」るものであるところ、第1基板と第2基板が3次元構造に集積されたチップの、受光部において、メタルライン111A?111Cと、メタルライン206A?206Cとが接合されるものであるといえる。
したがって、本願発明1と引用発明とは、「前記第1の半導体基板と前記第2の半導体基板が積層されたチップの、前記画素アレイを含む画素領域において、前記第1の配線層の配線と、前記第2の配線層の配線とが接合され」るものである点で共通する。

カ したがって、本願発明1と引用発明との間には、次の一致点、相違点があるといえる。

<一致点>
「光電変換部を含む画素アレイと、前記画素アレイに配置された、転送トランジスタを有する第1の半導体基板と、
回路を有する第2の半導体基板と、
前記第1の半導体基板の光入射面とは反対側に形成された第1の配線層と、
前記第2の半導体基板の光入射面側に形成された第2の配線層と、を有し、
前記第1の半導体基板と前記第2の半導体基板とは、前記第1の配線層と前記第2の配線層とが向かい合うように積層され、
前記第1の半導体基板と前記第2の半導体基板が積層されたチップの、前記画素アレイを含む画素領域において、前記第1の配線層の配線と、前記第2の配線層の配線とが接合された
固体撮像装置。」

<相違点>
<相違点1>
第2の半導体基板について、本願発明1は「信号処理を行うロジック回路を有する」という構成を備えるのに対し、引用発明は、「受光素子を駆動するための前記周辺回路」が、「前記第2基板200に集積されて」いるものの、「信号処理を行うロジック回路を有する」か不明な点。

<相違点2>
第1の半導体基板と第2の半導体基板に形成された配線層が、本願発明1では、それぞれ「第1の多層配線層」と、「第2の多層配線層」であるのに対し、引用発明では、「メタルラインからなる配線層」について、そのような特定はなされていない点。

<相違点3>
本願発明1は、「前記第1の半導体基板の光入射面側の上部に形成された遮光膜」を有し、「前記遮光膜は、前記画素アレイに配置された前記転送トランジスタ、前記リセットトランジスタ、及び、前記増幅トランジスタのうち少なくとも一つと、前記第1の多層配線層の最も前記第2の半導体基板側の配線と前記第2の多層配線層の最も前記第1の半導体基板側の配線とが直接接合された領域の少なくとも一部とに対して、前記第1の半導体基板の光入射面と垂直な方向において重なる位置に形成されている」という構成を備えるのに対し、引用発明は、そのような構成を備えるものではない点。

<相違点4>
本願発明1は、「前記第1の半導体基板と前記第2の半導体基板が積層されたチップの、前記画素アレイを含む画素領域と前記画素領域外の領域とのそれぞれにおいて、前記第1の多層配線層の最も前記第2の半導体基板側の少なくとも1つ以上の配線と、前記第2の多層配線層の最も第1の半導体基板側の少なくとも1つ以上の配線とが直接接合され」という構成を備えるのに対し、引用発明は、「前記第1基板及び前記第2基板が、それぞれの前面に配置された、メタルラインからなるボンディングパッドを介して接合され」という構成を備えているが、本願発明1の上記のような構成を備えていない点。

(2)相違点についての判断
ア 相違点4について
事案に鑑み、まず、上記相違点4について検討する。
相違点4に係る本願発明1の「前記第1の半導体基板と前記第2の半導体基板が積層されたチップの、前記画素アレイを含む画素領域と前記画素領域外の領域とのそれぞれにおいて、前記第1の多層配線層の最も前記第2の半導体基板側の少なくとも1つ以上の配線と、前記第2の多層配線層の最も第1の半導体基板側の少なくとも1つ以上の配線とが直接接合され」という構成に関し、上記「第5 引用文献、引用発明等」「2.引用文献3について」、「3.引用文献4について」に記載されているとおり、本願優先日前において、入出力パッド部を画素領域外に設けることは一般的に行われていることであったといえる。
ここで、入出力パッド部を画素領域外に設けることは一般的に行われているとしても、上記第5の「1.引用文献1について」で摘記したように、段落【0020】には、「本発明は、・・・その目的は、イメージセンサチップ上で占める受光領域を最大限確保することができるイメージセンサ及びその製造方法を提供することにある。」と記載されている。
そして、引用発明において、相違点4に係る本願発明1の「前記第1の半導体基板と前記第2の半導体基板が積層されたチップ」の、「前記画素領域外の領域」において、「前記第1の多層配線層の最も前記第2の半導体基板側の少なくとも1つ以上の配線と、前記第2の多層配線層の最も第1の半導体基板側の少なくとも1つ以上の配線とが直接接合され」という構成とするには、第1基板に「前記画素領域外の領域」を設けることを要するから、受光部(受光領域)を最大限確保することができなくなってしまうので、引用発明に、引用文献3、4に記載されている、上記一般的に行われている技術を適用することには動機付けが見出せない。
また、引用文献2、5ないし7には、相違点4に係る本願発明1の上記構成は記載も示唆もされていない。
したがって、相違点4に係る本願発明1の構成は、引用発明及び引用文献2ないし7に記載された技術的事項に基づいたとしても、当業者が容易に想到できるものではない

イ したがって、上記相違点1ないし3について判断するまでもなく、本願発明1は、当業者であっても引用発明及び引用文献2ないし7に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

2.本願発明2ないし18について
本願発明2ないし17は、本願発明1を引用する発明であり、また、本願発明18も、本願発明1の「前記第1の半導体基板と前記第2の半導体基板が積層されたチップの、前記画素アレイを含む画素領域と前記画素領域外の領域とのそれぞれにおいて、前記第1の多層配線層の最も前記第2の半導体基板側の少なくとも1つ以上の配線と、前記第2の多層配線層の最も第1の半導体基板側の少なくとも1つ以上の配線とが直接接合」と同一の構成を備えるものであるから、本願発明2ないし18は、本願発明1と同じ理由により、当業者であっても、引用発明、及び拒絶査定において引用された引用文献2ないし7に記載された技術的事項に基づいて容易に発明できたものであるとはいえない。

第7 原査定について
1.理由1(特許法第29条第2項)について
本願発明1-18は「前記第1の半導体基板と前記第2の半導体基板が積層されたチップの、前記画素アレイを含む画素領域と前記画素領域外の領域とのそれぞれにおいて、前記第1の多層配線層の最も前記第2の半導体基板側の少なくとも1つ以上の配線と、前記第2の多層配線層の最も第1の半導体基板側の少なくとも1つ以上の配線とが直接接合」という構成を有するものであり、当業者であっても、拒絶査定において引用された引用文献1-7に基づいて、容易に発明できたものとはいえない。したがって、原査定の理由1を維持することはできない。

2.理由2(特許法第36条第6項第2号)について
審判請求時の補正により、「光電変換部を含む画素アレイと、転送トランジスタ、リセットトランジスタ、及び、増幅トランジスタのうち少なくとも1つとを有する第1の半導体基板」との記載は、「光電変換部を含む画素アレイと、前記画素アレイに配置された、転送トランジスタ、リセットトランジスタ、及び、増幅トランジスタのうち少なくとも1つとを有する第1の半導体基板」に補正されており、原査定の理由2を維持することはできない。

第8 むすび
以上のとおり、原査定の理由によっては、本願を拒絶することはできない。
また、他に本願を拒絶すべき理由を発見しない。
よって、結論のとおり審決する。



 
審決日 2020-08-24 
出願番号 特願2017-161412(P2017-161412)
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 537- WY (H01L)
最終処分 成立  
前審関与審査官 柴山 将隆  
特許庁審判長 辻本 泰隆
特許庁審判官 恩田 春香
▲吉▼澤 雅博
発明の名称 固体撮像装置、及び、電子機器  
代理人 特許業務法人信友国際特許事務所  

プライバシーポリシー   セキュリティーポリシー   運営会社概要   サービスに関しての問い合わせ