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審決分類 審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
審判 査定不服 2項進歩性 取り消して特許、登録 H01L
管理番号 1369970
審判番号 不服2019-16785  
総通号数 254 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-02-26 
種別 拒絶査定不服の審決 
審判請求日 2019-12-11 
確定日 2021-01-26 
事件の表示 特願2016-118218「半導体装置」拒絶査定不服審判事件〔平成29年12月21日出願公開、特開2017-224685、請求項の数(5)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成28年6月14日の出願であって,その手続の経緯は以下のとおりである。
令和元年 7月 1日付け:拒絶理由通知書
令和元年 8月23日 :意見書の提出
令和元年 9月12日付け:拒絶査定
令和元年 12月11日 :審判請求書及び手続補正書の提出
令和2年 8月 5日付け:拒絶理由通知(当審)
令和2年 10月 7日 :意見書及び手続補正書の提出


第2 原査定の概要
原査定(令和元年9月12日付け拒絶査定)の概要は,本願の請求項1?6に係る発明は,以下の引用文献1?4に基づいて当業者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない,というものである。

引用文献1.特開2015-185742号公報
引用文献2.特開2011-238681号公報
引用文献3.特開2014-103376号公報
引用文献4.国際公開第2016/030966号

第3 当審拒絶理由通知の概要
当審拒絶理由通知(令和2年8月5日付け拒絶理由通知)の概要は,次のとおりである。
(理由1)本願の請求項1?6に係る発明は,以下の引用例1に記載された発明及び引用例2?4に記載された技術的事項に基づき当業者が容易に発明をすることができたものであるから,特許法29条2項の規定により特許を受けることができない。
(理由2)本願の請求項2における「前記半導体基板の表面に平行な面へ投影した場合の前記カソード層と前記ガードリングとの間の距離の最小値をL」との記載,及び,本願の請求項6における「請求項1乃至6のいずれかに記載の半導体装置」との記載は不明確であるから,本願の特許請求の範囲の記載は特許法36条6項2号の規定を満たしていない。

引用例1.特開2016-72359号公報
引用例2.特開2014-103376号公報(原査定の引用文献3)
引用例3.特開2011-238681号公報(原査定の引用文献2)
引用例4.国際公開第2016/030966号(原査定の引用文献4)


第4 本願発明
本願の請求項1?5に係る発明(以下,それぞれ「本願発明1」?「本願発明5」という。)は,令和2年10月7日提出の手続補正書により補正された特許請求の範囲の請求項1?5に記載された事項により特定される発明であり,そのうちの本願発明1は以下のとおりである。
「第1導電型のドリフト層(17)と,
前記ドリフト層の一方の表層部に形成された第2導電型のベース層(11)及びアノード層(21)と,
前記ベース層に選択的に形成されたエミッタ層(13)と,
前記ドリフト層の他方の表層部に形成される第2導電型のコレクタ層(14)と第1導電型のカソード層(22)と,を備え,
前記エミッタ層,前記ベース層,前記ドリフト層,及び前記コレクタ層によってIGBTとして動作するIGBT領域(10)が形成され,前記IGBT領域に隣接して,前記アノード層,前記ドリフト層,及び前記カソード層によってダイオードとして動作するダイオード領域(20)が形成された半導体基板(50)を備え,
前記半導体基板において,さらに,前記IGBT領域及び前記ダイオード領域が隣接して形成されている素子領域を取り囲む外周領域に,前記アノード層と同電位の電圧が印加され,前記アノード層よりも形成深さの深い第2導電型のガードリング(30)が前記ドリフト層の一方の表層部に形成され,
前記IGBT領域と前記ダイオード領域とは,前記素子領域において,交互にストライプ状に配列されており,前記素子領域における前記ストライプ状の配列の両端には,前記IGBT領域が設けられており,
前記IGBT領域と前記ダイオード領域との配列方向と平行な前記ダイオード領域の側面において,前記カソード層と前記ガードリングとは,前記半導体基板の表面に平行な面へ投影した場合の前記カソード層と前記ガードリングとの間の距離の最小値をLとし,前記半導体基板の厚みをdとしたとき,L/d≧1.5を満たす位置に形成され,
前記アノード層は,当該アノード層の表層部に形成され,前記ドリフト層に蓄積されたキャリアを抜き取るための,前記アノード層よりも高不純物濃度のアノードコンタクト層(16b)を有し,
前記カソード層は,前記IGBT領域と前記ダイオード領域との配列方向と平行な前記ダイオード領域の側面において,前記ガードリングから前記素子領域内側に向かってL/d≧1.5を満たす位置で終端しており,
前記アノードコンタクト層は,前記アノード層内において,前記カソード層の終端位置よりも前記素子領域内側に形成される半導体装置。」

本願発明2?5は本願発明1を減縮した発明である。

第5 引用例の記載と引用発明
1.引用例1について
当審拒絶理由通知で引用された引用例1には,次の記載がある。(下線は当審による。以下同じ。)
【0013】
(第1実施例)
以下,実施例について添付図面を参照して説明する。本実施例に係る半導体装置は,RC-IGBTであり,IGBTとしての機能と,FWD(フリーホイールダイオードFree Wheeling Diode)としての機能とを有している。IGBTおよびFWDは逆並列の状態で配置されており,逆導通型の半導体装置が形成されている。
【0014】
図1?図3に示すように,実施例に係る半導体装置1は,半導体基板10と,半導体基板10の表面に形成された表面電極11と,半導体基板10の裏面に形成された裏面電極12とを備えている。なお,本明細書では,図面に示すようにx方向,y方向,およびz方向を規定する。z方向は半導体基板10の厚み方向である。y方向は,z方向に直交する第1方向である。x方向は,y方向及びz方向に直交する第2方向である。
【0015】
図1に示すように,半導体基板10は,平面視において略矩形状に形成されている。半導体基板10は,シリコン(Si)により形成されている。他の例では,半導体基板10は,炭化ケイ素(SiC)や窒化ガリウム(GaN)等により形成されていてもよい。参照番号2はIGBT構造が形成されている領域であり,参照番号3はダイオード構造が形成されている領域である。参照番号1a,1bは,IGBT領域2とダイオード領域3が形成されているアクティブ領域である。半導体基板10は,2つのアクティブ領域1a及び1bを有している。各アクティブ領域1a,1bでは,半導体基板10の表面を平面視したときに,IGBT領域2とダイオード領域3がy方向(第1方向)に交互に繰り返して並置されている。各IGBT領域2および各ダイオード領域3は,x方向(第2方向)に長い。複数のIGBT領域2と複数のダイオード領域3が,平面視においてストライプ状に並んでいる。半導体基板10を平面視したときに,アクティブ領域1a,1bの周辺に位置する範囲は,周辺領域4である。周辺領域4は,アクティブ領域1a,1bの間の間隔にも延びている。
【0016】
x方向は,IGBT領域2およびダイオード領域3の長手方向に対応する。y方向は,IGBT領域2およびダイオード領域3の短手方向に対応する。x方向において,アクティブ領域1aのダイオード領域3とアクティブ領域1bのダイオード領域3が周辺領域4を介して隣り合っている。また,x方向において,アクティブ領域1aのIGBT領域2とアクティブ領域1bのIGBT領域2が周辺領域4を介して隣り合っている。
【0017】
周辺領域4は,複数のIGBT領域2と複数のダイオード領域3の周囲に形成されている。周辺領域4は,x方向およびy方向に延びている。周辺領域4は,IGBT領域2とダイオード領域3の長手方向(x方向)の端部に隣接している。周辺領域4のy方向に延びる部分が,IGBT領域2とダイオード領域3の長手方向(x方向)の端部に隣接している。x方向に隣り合うダイオード領域3とダイオード領域3の間,およびx方向に隣り合うIGBT領域2とIGBT領域2の間にも周辺領域4が形成されている。また,周辺領域4のx方向に延びる部分は,IGBT領域2に隣接している。
【0018】
半導体基板10の内部には半導体素子が形成されている。IGBT領域2内の半導体基板10には,縦型のIGBT構造が形成されている。ダイオード領域3内の半導体基板10には,縦型のダイオード構造が形成されている。IGBTとダイオードは,隣接して形成されており,逆導通型の半導体装置が形成されている。
【0019】
IGBT領域2は,図2に示すように,半導体基板10の表面側に形成されたn型のエミッタ領域21と,半導体基板10の表面側に形成されたp型のボディ領域22と,半導体基板10の裏面側に形成されたp型のコレクタ領域23とを備えている。また,IGBT領域2は,ボディ領域22とコレクタ領域23の間に形成されたn型のドリフト領域50およびバッファ領域51を備えている。
【0020】
エミッタ領域21およびボディ領域22は,半導体基板10の表面に露出しており,表面電極11に接続されている。エミッタ領域21は,半導体基板10の表面に露出する範囲に島状に形成されている。エミッタ領域21は,不純物濃度が高い。エミッタ領域21は,表面電極11に対してオーミック接続され,表面電極11に導通している。
【0021】
ボディ領域22は,ボディコンタクト領域22aと低濃度ボディ領域22bを備えている。ボディコンタクト領域22aは,半導体基板10の表面に露出する範囲に島状に形成されている。ボディコンタクト領域22aは,2つのエミッタ領域21の間に形成されている。ボディコンタクト領域22aは,不純物濃度が高い。ボディコンタクト領域22aは,表面電極11に対してオーミック接続され,表面電極11に導通している。
【0022】
低濃度ボディ領域22bは,エミッタ領域21およびボディコンタクト領域22aの下側に形成されている。低濃度ボディ領域22bの不純物濃度は,ボディコンタクト領域22aの不純物濃度より低い。低濃度ボディ領域22bによってエミッタ領域21がドリフト領域50から分離されている。
【0023】
IGBT領域2内のドリフト領域50(IGBTドリフト領域)は,ボディ領域22の下側に形成されている。ドリフト領域50は,不純物濃度が低い。IGBT領域2内のバッファ領域51は,ドリフト領域50の下側に形成されている。バッファ領域51の不純物濃度は,ドリフト領域50の不純物濃度より高い。
【0024】
コレクタ領域23は,半導体基板10の裏面に露出しており,裏面電極12に接続されている。コレクタ領域23は,バッファ領域51の下側に形成されている。コレクタ領域23は,不純物濃度が高い。コレクタ領域23は,裏面電極12に対してオーミック接続され,裏面電極12に導通している。
【0025】
また,IGBT領域2は,複数のトレンチゲート60を備えている。トレンチゲート60は,トレンチ61と,トレンチ61の内面に形成されたゲート絶縁膜62と,トレンチ61の内部に形成されたゲート電極63とを備えている。
【0026】
複数のトレンチゲート60は,y方向に間隔をあけて並んで形成されている。トレンチ61は,半導体基板10の表面側に形成されている。トレンチ61は,半導体基板10の表面から深さ方向(z方向)に延びている。トレンチ61は,エミッタ領域21およびボディ領域22を貫通してドリフト領域50の内部まで延びている。ゲート絶縁膜62はトレンチ61の内面を被覆している。ゲート絶縁膜62に接する範囲にエミッタ領域21およびボディ領域22が形成されている。ゲート絶縁膜62は,例えば二酸化ケイ素(SiO2)から形成されている。ゲート絶縁膜62の内側には,ゲート電極63が充填されている。ゲート電極63は,ゲート絶縁膜62により半導体基板10から絶縁されている。ゲート電極63は,例えばアルミニウムやポリシリコンから形成されている。
【0027】
ゲート電極63の表面には,絶縁膜64が形成されている。絶縁膜64は,ゲート電極63と表面電極11の間に形成されており,ゲート電極63と表面電極11を絶縁している。
【0028】
IGBT領域2内のエミッタ領域21,ボディ領域22,ドリフト領域50,バッファ領域51,コレクタ領域23,および,トレンチゲート60によってIGBTが形成されている。
【0029】
ダイオード領域3は,図2と図3に示すように,半導体基板10の表面側に形成されたp型のアノード領域31と,半導体基板10の裏面側に形成されたn型のカソード領域32とを備えている。また,ダイオード領域3は,アノード領域31とカソード領域32の間に形成されたn型のドリフト領域50およびバッファ領域51を備えている。
【0030】
アノード領域31は,半導体基板10の表面に露出しており,表面電極11に接続され,表面電極11に導通している。アノード領域31は,アノードコンタクト領域31aと低濃度アノード領域31bを備えている。アノードコンタクト領域31aは,半導体基板10の表面に露出する範囲に島状に形成されている。アノードコンタクト領域31aは,不純物濃度が高い。アノードコンタクト領域31aは,表面電極11に対してオーミック接続されている。
【0031】
低濃度アノード領域31bは,アノードコンタクト領域31aの下側および側方に形成されており,アノードコンタクト領域31aを囲んでいる。低濃度アノード領域31bの不純物濃度は,アノードコンタクト領域31aの不純物濃度より低い。
【0032】
ダイオード領域3内のドリフト領域50(ダイオードドリフト領域)は,アノード領域31の下側に形成されている。ドリフト領域50は,不純物濃度が低い。ダイオード領域3内のバッファ領域51は,ドリフト領域50の下側に形成されている。バッファ領域51の不純物濃度は,ドリフト領域50の不純物濃度より高い。
【0033】
カソード領域32は,半導体基板10の裏面に露出しており,裏面電極12に接続されている。カソード領域32は,バッファ領域51の下側に形成されている。カソード領域32は,不純物濃度が高い。カソード領域32は,裏面電極12に対してオーミック接続され,裏面電極12に導通している。
【0034】
また,ダイオード領域3は,複数のダミートレンチゲート70を備えている。ダミートレンチゲート70は,トレンチ71と,トレンチ71の内面に形成されたゲート絶縁膜72と,トレンチ71の内部に形成されたゲート電極73とを備えている。
【0035】
複数のダミートレンチゲート70は,y方向に間隔をあけて並んで形成されている。トレンチ71は,半導体基板10の表面側に形成されている。トレンチ71は,半導体基板10の表面から深さ方向(z方向)に延びている。トレンチ71は,アノード領域31を貫通してドリフト領域50の内部まで延びている。ゲート絶縁膜72はトレンチ71の内面を被覆している。ゲート絶縁膜72は,例えば二酸化ケイ素(SiO2)から形成されている。ゲート絶縁膜72の内側には,ゲート電極73が充填されている。ゲート電極73は,ゲート絶縁膜72により半導体基板10から絶縁されている。ゲート電極73は,例えばアルミニウムやポリシリコンから形成されている。
【0036】
ゲート電極73の表面には,絶縁膜74が形成されている。絶縁膜74は,ゲート電極73と表面電極11の間に形成されており,ゲート電極73と表面電極11を絶縁している。
【0037】
ダイオード領域3内のアノード領域31,ドリフト領域50,バッファ領域51,および,カソード領域32によってダイオードが形成されている。
【0038】
周辺領域4は,図2と図3に示すように,半導体基板10の表面側に形成されたp型のウェル領域41と,半導体基板10の裏面側に形成されたp型の裏面領域42とを備えている。また,周辺領域4は,ウェル領域41と裏面領域42の間に形成されたn型のドリフト領域50およびバッファ領域51を備えている。
【0039】
ウェル領域41は,半導体基板10の表面に露出しており,表面電極11に接続されている。ウェル領域41は,不純物濃度が高い。ウェル領域41は,表面電極11に対してオーミック接続されている。ウェル領域41は,半導体基板10の深さ方向(z方向)において,IGBT領域2のボディ領域22およびダイオード領域3のアノード領域31よりも深い位置まで形成されている。ウェル領域41は,半導体基板10の表面からボディ領域22およびアノード領域31よりも深い位置まで達している。ウェル領域41の不純物濃度は,アノード領域31の不純物濃度よりも高い。
【0040】
周辺領域4内のドリフト領域50(周辺ドリフト領域)は,ウェル領域41の下側および側方に形成されており,ウェル領域41を囲んでいる。ドリフト領域50は,不純物濃度が低い。周辺領域4内のバッファ領域51は,ドリフト領域50の下側に形成されている。バッファ領域51の不純物濃度は,ドリフト領域50の不純物濃度より高い。
【0041】
裏面領域42は,半導体基板10の裏面に露出しており,裏面電極12に接続されている。裏面領域42は,バッファ領域51の下側に形成されている。裏面領域42は,不純物濃度が高い。裏面領域42は,裏面電極12に対してオーミック接続されている。
【0042】
半導体基板10の表面に形成された表面電極11は,エミッタ領域21,ボディ領域22,アノード領域31,および,ウェル領域41に対する電極として機能する。半導体基板10の裏面に形成された裏面電極12は,コレクタ領域23,カソード領域32,および,裏面領域42に対する電極として機能する。表面電極11および裏面電極12は,例えばアルミニウム(Al)や銅(Cu)等の導電性を有する金属により形成されている。
【0043】
IGBT領域2とダイオード領域3の短手方向(y方向)において,IGBT領域2内のコレクタ領域23とダイオード領域3内のカソード領域32は,隣接している。コレクタ領域23とカソード領域32は,y方向に並んでいる。コレクタ領域23とカソード領域32の境界部は,IGBT領域2とダイオード領域3の境界部に対応している。すなわち,半導体基板10の裏面にコレクタ領域23が露出している領域がIGBT領域2であり,半導体基板10の裏面にカソード領域32が露出している領域がダイオード領域3である。なお,IGBT領域2とダイオード領域3の境界部には,トレンチゲート60が形成されている。
【0044】
また,IGBT領域2とダイオード領域3の短手方向(y方向)において,IGBT領域2の隣に周辺領域4が形成されている。IGBT領域2の短手方向(y方向)において,ウェル領域41は,IGBT領域2のトレンチゲート60の隣に形成されている。ウェル領域41は,トレンチゲート60から間隔をあけた位置に形成されている。なお,IGBT領域2とダイオード領域3の短手方向(y方向)は,IGBT領域2とダイオード領域3が交互に並置された方向である。
【0045】
IGBT領域2内のドリフト領域50(IGBTドリフト領域),ダイオード領域3内のドリフト領域50(ダイオードドリフト領域),および,周辺領域4内のドリフト領域50(周辺ドリフト領域)は,略同じ不純物濃度を有し,互いに繋がっており,連続する半導体領域である。すなわち,ドリフト領域50は,IGBT領域2,ダイオード領域3,および,周辺領域4にわたって形成されている。また,IGBT領域2内のバッファ領域51,ダイオード領域3内のバッファ領域51,および,周辺領域4内のバッファ領域51は,略同じ不純物濃度を有し,互いに繋がっており,連続する半導体領域である。すなわち,バッファ領域51は,IGBT領域2,ダイオード領域3,および,周辺領域4にわたって形成されている。」
「【0055】
続いて,ダイオードの動作について説明する。表面電極11と裏面電極12の間に,表面電極11がプラスとなる電圧(すなわち,順電圧)を印加すると,ダイオードがオンする。これによって,表面電極11から,アノード領域31,ドリフト領域50,及び,カソード領域32を介して,裏面電極12に電流が流れる。
【0056】
ダイオードがオンしているときに,キャリア(ホール)が,アノード領域31からドリフト領域50を経由してカソード領域32に向かって移動する。また,IGBT領域2のボディ領域22のうちのダイオード領域3に近い部分,ドリフト領域50のうちのダイオード領域3に近い部分が寄生ダイオードとして動作する場合がある。この場合,ボディ領域22からドリフト領域50に注入されたキャリア(ホール)は,ドリフト領域50を経由してカソード領域32に向かって移動する。このように,ダイオードがオンしているときに,ドリフト領域50内にキャリアが蓄積する。
【0057】
続いて,ダイオードに印加されている電圧が順電圧から逆電圧に切り換わる場合を説明する。すなわち,表面電極11と裏面電極12の間に,裏面電極12がプラスとなる電圧(すなわち,逆電圧)が印加させる場合を説明する。その場合は,ダイオードが逆回復動作する。逆回復動作では,順電圧印加時にドリフト領域50内に蓄積していたホールが表面電極11に排出され,順電圧印加時にドリフト領域50内に蓄積していた電子が裏面電極12に排出される。
【0058】
ダイオードが逆回復動作するときに,ドリフト領域50から表面電極11に排出される多量のホールの一部は,アノード領域31を介して表面電極11に流れる。また,ダイオード領域3の長手方向においてアノード領域31に隣接する位置にウェル領域41が形成されているので,ドリフト領域50から表面電極11に排出される多量のホールの一部が,ウェル領域41を介して表面電極11に流れる。
【0059】
本実施例ではドリフト領域50内に結晶欠陥領域100が形成されているので,ダイオードが逆回復動作するときに,ドリフト領域50から表面電極11に排出される多量のホールは,ドリフト領域50内の結晶欠陥領域100を通過する。結晶欠陥領域100では結晶欠陥がキャリアの再結合中心として機能するので,結晶欠陥領域100を通過する多量のホールの一部が電子と再結合して消滅する。このように,結晶欠陥領域100の存在によりホールが消滅するので,ドリフト領域50からアノード領域31を介して表面電極11に排出されるホールの量が少なくなる。これにより,ダイオードが逆回復動作するときに生じる逆回復動電流が抑制される。
【0060】
また,上記の半導体装置1では,結晶欠陥領域100がダイオード領域3の長手方向に沿って,ダイオード領域3内のドリフト領域50から周辺領域4内のドリフト領域50にまで連続して延びている。そして,結晶欠陥領域100がダイオード領域3の長手方向に延び,ウェル領域41と重なる位置まで周辺領域4に侵入している。これにより,半導体基板10の深さ方向において結晶欠陥領域100とウェル領域41が重なるように,結晶欠陥領域100の範囲が拡大されている。その結果,ホールがドリフト領域50からウェル領域41を介して表面電極11に排出される経路にも,結晶欠陥領域100が存在している。そのため,ドリフト領域50からウェル領域41に流れ込む多量のホールは,結晶欠陥領域100を通過する。これにより,ドリフト領域50からウェル領域41に流れ込むホールが結晶欠陥領域100において消滅する。その結果,ドリフト領域50からウェル領域41を介して表面電極11に排出されるホールの量が少なくなる。これにより,ダイオードが逆回復動作するときにウェル領域41に流れ込むホールの量が少なくなり,逆回復動電流が抑制され,リカバリ耐量が向上する。」

引用例1の図1として,以下の図面が示されている。


引用例1の図2として,以下の図面が示されている。


引用例1の図3として,以下の図面が示されている。


(2)摘記事項の整理
以上によれば,引用例1には以下の事項が記載されているものと理解できる。
ア 半導体基板10に,IGBT領域2とダイオード領域3が,短手方向に交互に繰り返して並置され,平面視においてストライプ状に並んでいること。また,上記繰り返しの両端には,IGBT領域2が設けられていること。(段落[0015]及び図1)

イ IGBT領域2は,半導体基板10の表面側に形成されたn型のエミッタ領域21及びp型のボディ領域22と,半導体基板10の裏面側に形成されたp型のコレクタ領域とを備えていること。(段落[0019])

ウ ダイオード領域2は,半導体基板の表面側に形成されたp型のアノード領域31と,半導体基板の裏面側に形成されたn型のカソード領域32とを備えていること。(段落[0029])

エ ボディ領域22とコレクタ領域23の間,かつ,アノード領域31とカソード領域32の間に,n型のドリフト領域50を備えること。(段落[0019],[0029],[0045]及び図2)

オ アノード領域31は,アノードコンタクト領域31aと低濃度アノード領域31bを備え,アノードコンタクト領域31aは,半導体基板の表面に露出する範囲に島状に形成され,表面電極11にオーミック接続されていること。(段落[0030])

カ 複数のIGBT領域2と複数のダイオード領域3の周囲に形成され,IGBT領域2とダイオード領域3の長手方向の端部に隣接する周辺領域4を備えること。(段落[0017]及び図1)

キ 周辺領域4は,半導体基板の表面側に形成されたp型のウェル領域41を備えること。当該ウェル領域41は,表面電極11に接続され,アノード領域31よりも半導体基板10の深い位置まで形成されていること。(段落[0038],[0039])

ク ダイオード領域3の長手方向の断面において,カソード領域32をウェル領域41のダイオード領域3側の端部から所定の距離だけ離して形成すること。(図3)

ケ カソード領域32が,ダイオード領域3の長手方向の断面において,ウェル領域41からダイオード領域の内側に向かって所定の距離だけ退いた位置で終端していること。(図3)

コ アノード領域3内に形成されるアノードコンタクト領域31aが,ダイオード領域3の長手方向の断面において,ウェル領域41に接して形成されること。(図3)

(3)引用発明1
上記ア?コによれば,引用例1には次の発明(以下「引用発明1」という。)が記載されているものと認められる。

「半導体基板10の表面側に形成されたn型のエミッタ領域21及びp型のボディ領域22と,前記半導体基板10の裏面側に形成されたp型のコレクタ領域とを備えるIGBT領域2と,
前記半導体基板10の表面側に形成されたp型のアノード領域31と,前記半導体基板10の裏面側に形成されたn型のカソード領域32とを備えるダイオード領域2と,
前記ボディ領域22と前記コレクタ領域23の間,かつ,前記アノード領域31と前記カソード領域32の間に設けられたn型のドリフト領域50と,
複数の前記IGBT領域2と複数の前記ダイオード領域3の周囲に形成され,前記IGBT領域2と前記ダイオード領域3の長手方向の端部に隣接する周辺領域4と,
を備える半導体装置1であって,
前記周辺領域4は,半導体基板の表面側に形成されたp型のウェル領域41を備え,当該ウェル領域41は,表面電極11に接続され,アノード領域31よりも半導体基板10の深い位置まで形成され,
前記IGBT領域2と前記ダイオード領域3は,前記半導体基板10上に短手方向に交互に繰り返してストライプ状に並置されており,上記繰り返しの両端には,前記IGBT領域2が設けられており,
前記ダイオード領域3の長手方向の断面において,前記カソード領域32を前記ウェル領域41の前記ダイオード領域3側の端部から所定の距離だけ離して形成され,
前記アノード領域31は,アノードコンタクト領域31aと低濃度アノード領域31bを備え,前記アノードコンタクト領域31aは,前記半導体基板10の表面に露出する範囲に島状に形成され,前記表面電極11にオーミック接続されており,
前記カソード領域は,前記ダイオード領域3の長手方向の断面において,前記ウェル領域41から前記ダイオード領域3の内側に向かって所定の距離だけ退いた位置で終端しており,
前記アノード領域3内に形成される前記アノードコンタクト領域31aが,前記ダイオード領域3の長手方向の断面において,前記ウェル領域41に接して形成される,
半導体装置1。」

2.引用例2の記載
当審拒絶理由通知で引用された引用例2には,次の記載がある。
「【0039】
[第6の実施の形態]
次に,図8を参照して,第6の実施の形態に係る半導体装置を説明する。図8は,第6の実施の形態に係る半導体装置を示す図1のB-B’断面図である。第6の実施の形態に係るダイオード領域R3においては,図8に示すように,カソード層14は境界Bから所定距離D2だけ離れて形成される。このカソード層14の形状において第6の実施の形態は第4の実施の形態と異なる。第5の実施の形態において,その他の構成は第4の実施の形態と同様であるため,それら構成については同一符号を付し,その説明を省略する。
【0040】
上記のように第6の実施の形態においては,カソード層14は境界Bから所定距離D2だけ離れている。よって,第6の実施の形態は,第4の実施の形態よりも終端領域R4における高注入のダイオードの発生を抑制できる。」

引用例2の図8として,以下の図面が示されている。


3.引用例3の記載
当審拒絶理由通知で引用された引用例3には,次の記載がある。
「【0005】
このような半導体装置において,n型ドリフト層J1のうちp型ディープウェル層J6の下方に配置される部分の裏面が全域n^(+)型不純物領域J7とされると,リカバリ時,つまり順方向バイアスが掛かりp型ディープウェル層J6からホールが注入されてダイオード動作する際に,p型ディープウェル層J6からのホールの注入が過多となって耐量が低下して破壊に至る可能性がある。このため,図4に示すように,n型ドリフト層J1のうちp型ディープウェル層J6の下方に配置される部分の裏面をp^(+)型不純物領域J5とすることで,p型ディープウェル層J6からのホールの注入を抑制し,耐量を向上させている。」

引用例3の図4として,以下の図面が示されている。




4.引用例4の記載
当審拒絶理由通知で引用された引用例4には,次の記載がある。
「[0018]
コレクタ層32は,活性領域R2とダイオード領域R3の境界からダイオード領域R3の方へ距離W1だけ伸びている。カソード層42の端部42aは,平面視で活性領域R2から離れる方向に,当該境界から距離W1だけ後退している。この距離W1を後退距離と称することがある。
「[0023]
しかしながら,実際には活性領域R2も電流に寄与する。この点について図3を参照して説明する。図3は,回路記号を付加した半導体素子の一部断面図である。還流モードにおいては,ダイオードD1に加えて,P^(+)コンタクト領域18,ベース領域14,キャリアストア領域12,基板10及びカソード層42で構成されるダイオードD2にも電流が流れる。従って還流モードにおいては,ダイオードD1の電流にダイオードD2の電流が重畳される。
[0024]
下面電極34の電位が上面電極24の電位より高くなると徐々にキャリアが掃けてゆき,ダイオードのオフ動作(リカバリ動作)が始まる。ダイオードD2が順バイアスしている間は,下面電極34から上面電極24へリカバリ電流が流れる。その後,ダイオードD2の順バイアスが無くなり,基板10内部のキャリアが無くなるとオフ状態となる。
[0025]
このように,活性領域R2のベース領域14とP^(+)コンタクト領域18はアノードとして動作してしまう。ダイオードD2による電流を抑制するためにはベース領域14とP^(+)コンタクト領域18の不純物濃度を下げれば良い。しかし,ベース領域14はnチャネルMOSFETのしきい値電圧を決める部分であるから,容易に低濃度化できない。また,P^(+)コンタクト領域18は,コンタクト抵抗を下げるために高濃度である必要があるから,容易に低濃度化できない。アノードとして働くベース領域14とP^(+)コンタクト領域18の不純物濃度が高いと,リカバリ時に基板10に多数のキャリアが残るため,リカバリ電流が大きくなってしまう。
[0026]
本発明の実施の形態1では,リカバリ電流が大きくなることを防止するために,カソード層42を平面視で活性領域R2から離した。従って寄生PINダイオードであるダイオードD2のi層の長さを長くすることができる。具体的には,基板の厚みをdとするとi層の長さを√(d^(2)+W1^(2))とすることができる。この長さは,カソード層をダイオード領域R3と活性領域R2の境界まで形成したときのi層の長さ「d」より長い。これにより,ダイオードD2による電流を抑制できるので,リカバリ電流を小さくすることができる。また,アノード層40の不純物濃度は,ベース領域14の不純物濃度及びP^(+)コンタクト領域18の不純物濃度より小さいので,リカバリ電流を抑制できる。このようにリカバリ電流を小さくすることで,Eon,Errなどのスイッチング損失が低下し,破壊耐量が向上する。
[0027]
本発明の実施の形態1に係る半導体素子は,活性領域R2の上面側に,アノード層40よりも不純物濃度が高い第2導電型の高濃度領域が形成された場合に,その高濃度領域がリカバリ電流を増大させることを抑制する。実施の形態1では,ベース領域14とP^(+)コンタクト領域18が高濃度領域である。しかしながら,ベース領域14とP^(+)コンタクト領域18のいずれか一方が高濃度領域であってもよいし,ベース領域とP^(+)コンタクト領域以外の領域を高濃度領域としてもよい。
[0028]
次に,後退距離W1について検討する。図4は,後退距離W1と還流モードにおける基板10のキャリア濃度との関係を示すグラフである。図4は,1次元のダイオードの基板(i層)の長さに後退距離を反映させたモデルを用いたシミュレーション結果を示す。このシミュレーション結果から,後退距離W1を大きくすることで,基板のキャリア濃度が下がることが分かる。特に,後退距離W1を基板厚みdの1.5倍以上にすると,W1=0の場合と比べて基板中央でのキャリア濃度を約半分にできるので,リカバリ電流を十分に低減できる。従って,平面視での,カソード層42と活性領域R2との距離(後退距離W1)は,基板10の厚さdの1.5倍以上とすることが好ましい。」

引用例4の図3として,以下の図面が示されている。



第6 対比・判断
1.本願発明1と引用発明1との一致点及び相違点
本願発明1と引用発明1を比較する。
ア 引用発明1における「n型」及び「p型」は,本願発明1における「第1導電型」及び「第2導電型」に相当する。

イ 引用発明1における「ドリフト領域50」が本願発明1における「ドリフト層(17)」に相当し,以下同様に,「ボディ領域22」が「ベース層(11)」に,「低濃度アノード領域31b」が「アノード層(21)」に,「エミッタ領域21」が「エミッタ層(13)」に,「コレクタ領域23」が「コレクタ層(14)」に,「カソード領域32」が「カソード層(22)」に,「IGBT領域2」が「IGBT領域(10)」に,「ダイオード領域3」が「ダイオード領域(20)」に,「半導体基板10」が「半導体基板(50)に,「周辺領域4」が「外周領域」に,「半導体装置1」が「半導体装置」に,それぞれ相当する。

ウ 引用発明1における「p型のウェル領域41」は,「半導体基板10の表面側の」「周辺領域4」に形成され,「表面電極11」によって「アノード領域31」と接続されており,かつ,「アノード領域31」よりも「半導体基板10」の深い位置まで形成された領域であるから,本願発明1における「第2導電型のガードリング(30)」に相当し,両者はともに,「前記IGBT領域及び前記ダイオード領域が隣接して形成されている素子領域を取り囲む外周領域に,前記アノード層と同電位の電圧が印加され,前記アノード層よりも形成深さの深い」「前記ドリフト層の一方の表層部に形成され」た点で一致する。

エ 本願発明1の「IGBT領域(10)」及び「ダイオード領域(20)」と引用発明1の「IGBT領域2」及び「ダイオード領域3」は,ともに「前記素子領域において,交互にストライプ状に配列されており,前記素子領域における前記ストライプ状の配列の両端には前記IGBT領域が設けられて」いる点で一致する。

オ 引用発明1の「アノードコンタクト領域31a」は,「アノード領域31」において「低濃度アノード領域31b」よりも高不純物濃度の領域であり,「前記半導体基板10の表面に露出する範囲に島状に形成され,前記表面電極11にオーミック接続されている」領域である。ここで,引用例1の段落【0057】には,ダイオードが逆回復動作をするときには,「ドリフト領域50内に蓄積していたホールが表面電極11に排出され」との記載があるから,引用発明1の「アノードコンタクト領域31a」は,「ドリフト領域50内に蓄積したホール」を「排出する」ための領域であるといえる。そうすると,引用発明1の「アノードコンタクト領域31a」は本願発明1における「アノードコンタクト層(16b)」に相当し,両者はともに「当該アノード層の表層部に形成され,前記ドリフト層に蓄積されたキャリアを抜き取るための,前記アノード層よりも高不純物濃度」である点で一致する。

カ 引用発明1の「前記ダイオード領域3の長手方向の断面において」との事項は,本願発明1の「前記IGBT領域と前記ダイオード領域との配列方向と平行な前記ダイオード領域の側面において」との事項に相当する。そうすると,本願発明1と引用発明1とは,「前記IGBT領域と前記ダイオード領域との配列方向と平行な前記ダイオード領域の側面において,前記カソード層と前記ガードリングとは,前記カソード層と前記ガードリングとの間の距離」が「所定の距離となる位置に形成され」ている点で共通する。

キ 引用発明1における「アノードコンタクト領域31a」は「アノード領域31」内に形成されたものであること,及び上記カから,本願発明1と引用発明1とは,「前記カソード層は,前記IGBT領域と前記ダイオード領域との配列方向と平行な前記ダイオード領域の側面において,前記ガードリングから前記素子領域内側に向かって所定の距離だけ離れた位置で終端しており,
前記アノードコンタクト層は,前記アノード層内に形成される」点で共通する。

以上によれば,本願発明1と引用発明1の一致点,相違点は以下のとおりである。

<一致点>
「第1導電型のドリフト層(17)と,
前記ドリフト層の一方の表層部に形成された第2導電型のベース層(11)及びアノード層(21)と,
前記ベース層に選択的に形成されたエミッタ層(13)と,
前記ドリフト層の他方の表層部に形成される第2導電型のコレクタ層(14)と第1導電型のカソード層(22)と,を備え,
前記エミッタ層,前記ベース層,前記ドリフト層,及び前記コレクタ層によってIGBTとして動作するIGBT領域(10)が形成され,前記IGBT領域に隣接して,前記アノード層,前記ドリフト層,及び前記カソード層によってダイオードとして動作するダイオード領域(20)が形成された半導体基板(50)を備え,
前記半導体基板において,さらに,前記IGBT領域及び前記ダイオード領域が隣接して形成されている素子領域を取り囲む外周領域に,前記アノード層と同電位の電圧が印加され,前記アノード層よりも形成深さの深い第2導電型のガードリング(30)が前記ドリフト層の一方の表層部に形成され,
前記IGBT領域と前記ダイオード領域とは,前記素子領域において,交互にストライプ状に配列されており,前記素子領域における前記ストライプ状の配列の両端には,前記IGBT領域が設けられており,
前記IGBT領域と前記ダイオード領域との配列方向と平行な前記ダイオード領域の側面において,前記カソード層と前記ガードリングとは,前記カソード層と前記ガードリングとの間の距離が所定の距離となる位置に形成されており,
前記アノード層は,当該アノード層の表層部に形成され,前記ドリフト層に蓄積されたキャリアを抜き取るための,前記アノード層よりも高不純物濃度のアノードコンタクト層(16b)を有し,
前記カソード層は,前記IGBT領域と前記ダイオード領域との配列方向と平行な前記ダイオード領域の側面において,前記ガードリングから前記素子領域内側に向かって所定の距離だけ離れた位置で終端しており,
前記アノードコンタクト層は,前記アノード層内に形成される,
半導体装置。」である点。
<相違点1>
本願発明1では「前記IGBT領域と前記ダイオード領域との配列方向と平行な前記ダイオード領域の側面において,前記カソード層と前記ガードリングとは,前記半導体基板の表面に平行な面へ投影した場合の前記カソード層と前記ガードリングとの間の距離の最小値をLとし,前記半導体基板の厚みをdとしたとき,L/d≧1.5を満たす位置に形成され」ているのに対し,引用発明1では,「カソード領域32」(カソード層)と「ウェル領域41」(ガードリング)との間の距離が所定の距離となる位置に形成されることは特定されているものの,上記L及びdにより具体的に特定されていない点。
<相違点2>
本願発明1では,「前記カソード層は,前記IGBT領域と前記ダイオード領域との配列方向と平行な前記ダイオード領域の側面において,前記ガードリングから前記素子領域内側に向かってL/d≧1.5を満たす位置で終端しており,」「前記アノードコンタクト層は,前記アノード層内において,前記カソード層の終端位置よりも前記素子領域内側に形成される」のに対し,引用発明1では,「カソード領域22」(カソード層)の終端位置が「ウェル領域41」(ガードリング)から「素子領域内側に向かってL/d≧1.5を満たす位置」であり,「アノードコンタクト領域31a」(アノード層)が前記「カソード領域の終端位置よりも前記素子領域内側に形成される」ことが特定されていない点。

2.相違点に対する判断
事案に鑑み,まず相違点2について検討する。
ア 引用例2及び引用例3の記載によれば(上記第5の2.及び3.を参照。),ガードリング層やディープウェル層等の周辺領域にあるp型層からのホール注入を抑制し耐量を向上するために,これらのp型層とダイオード領域にあるn型カソード層を所定距離だけ離して形成する技術は,当業者に周知の技術である。

イ 上記の周知技術に照らすと,引用発明1において「前記ダイオード領域3の長手方向の断面において,前記カソード領域32を前記ウェル領域41の前記ダイオード領域3側の端部から所定の距離だけ離して形成され」との構成の技術的意義は,周辺領域からドリフト層へのホール注入を抑制することであるといえる。

ウ 一方,引用例4(上記第5の4.を参照。)には,ベース領域14とP^(+)コンタクト領域18を含む活性領域R2をアノードとする寄生ダイオードD2による電流を抑制し,リカバリ電流を小さくするために,後退距離W1を基板厚みdの1.5倍以上とする技術が記載されている。ここで,後退距離W1とは,活性領域R2とダイオード領域R3の境界からカソード層42の端部が平面視で活性領域R2から離れる方向に後退した距離を意味し(段落[0018]),本願発明1における「前記半導体基板の表面に平行な面へ投影した場合の前記カソード層と前記ガードリングとの間の距離の最小値」「L」に相当する。

エ 引用発明1と引用例4は,フリーホイールダイオードに隣接する領域のp型層をアノードとし,ダイオード領域のカソード層をカソードとする寄生ダイオードによるホール注入を抑制する技術である点で一致し,ダイオード領域と隣接領域との境界から,ダイオード領域側にカソード層を後退させた構造である点でも一致する。そうすると,引用発明1において,「カソード領域22」(カソード層)の終端位置を「ウェル領域41」(ガードリング)から「素子領域内側に向かってL/d≧1.5を満たす位置」とすることは,上記引用例2?4から当業者が容易に想到し得たことであるといえる。

オ しかしながら,引用発明1の「アノードコンタクト領域31a」を「カソード領域22」の上記終端位置よりも「ダイオード領域3」の内側に形成することは,引用例2?4のいずれにも記載も示唆もされていない。よって,引用発明1において上記相違点2に係る構成とすることは,当業者が容易になし得たこととはいえない。

カ したがって,上記相違点1について判断するまでもなく,本願発明1は,引用発明1及び引用例2?4記載の技術事項に基づいて当業者が容易に発明をすることができたものではない。

3.本願発明2?5について
本願発明2?5も,上記相違点2に係る構成,すなわち,「前記カソード層は,前記IGBT領域と前記ダイオード領域との配列方向と平行な前記ダイオード領域の側面において,前記ガードリングから前記素子領域内側に向かってL/d≧1.5を満たす位置で終端しており」との構成を備えるものであるから,本願発明1と同じ理由により,引用発明1及び引用例2?4に記載された技術的事項に基づいて当業者が容易に発明できたものとはいえない。

4.まとめ
以上のとおり,本願発明1?5は,引用発明1及び引用例2?4に記載された技術的事項に基づいて当業者が容易に発明をすることができたものとはいえない。

第7 原査定についての判断
1.引用文献1の記載と引用発明A
原査定の拒絶の理由に引用された引用文献1には,次の記載がある。
「【0018】
図1に示されるように,半導体装置は,セル領域1と,このセル領域1を囲む外周領域2とを備えている。
【0019】
セル領域1は,図1および図2に示されるように,IGBT素子が形成されたIGBT領域1aおよびダイオード素子が形成されたダイオード領域1bが交互に形成された構成とされている。
【0020】
具体的には,これらIGBT領域1aおよびダイオード領域1b(セル領域1)は,ドリフト層11として機能するN^(-)型の半導体基板10に形成されている。なお,IGBT領域1aおよびダイオード領域1bは,半導体基板10の一面10aの一方向(図1中紙面上下方向)に沿って延設され,延設方向と直交する方向に交互に形成されている。
【0021】
ドリフト層11上(半導体基板10の一面10a側)には,不純物濃度が約1.0×10^(17)cm^(3)とされたP型のベース層12が形成されている。そして,ベース層12を貫通してドリフト層11に達するように複数個のトレンチ13が形成され,このトレンチ13によってベース層12が複数個に分離されている。
【0022】
なお,本実施形態では,複数のトレンチ13は,半導体基板10の一面10aの面方向のうちの一方向(図2中紙面奥行き方向)に沿って等間隔に形成されている。また,半導体基板10の一面10aは,ベース層12のうちのドリフト層11と反対側の一面にて構成されている。
【0023】
ベース層12は,IGBT領域1aでは,チャネル領域として機能する。そして,チャネル領域としてのベース層12(IGBT領域1aのベース層12)には,N^(+)型のエミッタ領域14と,エミッタ領域14に挟まれるようにP^(+)型のボディ領域15とが形成されている。」
「【0030】
そして,IGBT領域1aでは,FS層20を挟んでドリフト層11と反対側にP型のコレクタ層21が形成され,ダイオード領域1bでは,FS層20を挟んでドリフト層11と反対側にN型のカソード層22が形成されている。つまり,IGBT領域1aとダイオード領域1bとは,半導体基板10の他面10b側に形成される層がコレクタ層21であるかカソード層22であるかによって区画されている。言い換えると,IGBT領域1aとダイオード領域1bの境界は,コレクタ層21とカソード層22との境界によって決定される。
【0031】
なお,本実施形態では,半導体基板10の他面10bは,コレクタ層21およびカソード層22によって構成されている。また,本実施形態では,コレクタ層21は,FS層20を挟んでエミッタ領域14およびボディ領域15が形成されているベース層12と反対側に形成されている。そして,カソード層22は,FS層20を挟んでエミッタ領域14およびボディ領域15が形成されていないベース層12と反対側に形成されている。つまり,本実施形態では,IGBT領域1aとダイオード領域1bとの境界は,エミッタ領域14およびボディ領域15が形成されているベース層12と,エミッタ領域14およびボディ領域15が形成されていないベース層12との境界とされている。
【0032】
また,上記のように,半導体基板10には,一面10a側にベース層12が形成され,他面10b側にコレクタ層21およびカソード層22が形成されている。このため,半導体基板10は,コレクタ層21およびカソード層22,FS層20,ドリフト層11,ベース層12が順に積層された構成とされているともいえる。
【0033】
コレクタ層21およびカソード層22上(半導体基板10の他面10b)には下部電極23が形成されている。この下部電極23は,IGBT領域1aにおいてはコレクタ電極として機能し,ダイオード領域1bにおいてはカソード電極として機能するものである。
【0034】
そして,上記のように構成されていることにより,ダイオード領域1bにおいては,ベース層12をアノードとし,ドリフト層11,FS層20,カソード層22をカソードとしてPN接合されたダイオード素子が構成される。
【0035】
また,半導体基板10の一面10a側(表層部)には,ダメージ領域24が形成されている。具体的には,ダメージ領域24は,ダイオード領域1bに形成されていると共に,当該ダイオード領域1bからIGBT領域1aに渡って形成されている。つまり,ダメージ領域24は,ダイオード領域1bおよびIGBT領域1aのうちのダイオード領域1bとの境界側の部分に形成されている。これにより,IGBT領域1aにおけるドリフト層11のホール(過剰キャリア)がIGBT領域1aに形成されたダメージ領域24と再結合して消滅するため,IGBT領域1aからダイオード領域1bにホールが注入されることを抑制できる。」
「【0045】
外周領域2は,図6に示されるように,半導体基板10の一面10a側に複数のP型のガードリング25が多重リング構造として形成されている。各ガードリング25は,ベース層12よりも高不純物濃度とされており,不純物濃度が約1.0×10^(18)cm^(3)とされている。また,本実施形態では,最もセル領域1側に形成されるガードリング25は,ダイオード領域1bのベース層12と接するように形成されている。」

引用文献1の図1として,以下の図面が示されている。


引用文献1の図2として,以下の図面が示されている。


引用文献1の図6として,以下の図面が示されている


以上によれば,引用文献1には次の発明(以下「引用発明A」という。)が記載されているものと認められる。
「IGBT素子が形成されたIGBT領域1aと,ダイオード素子が形成されたダイオード領域1bが交互に形成されたセル領域1と,前記セル領域1を囲む外周領域2とを備える半導体装置であって,
N^(-)型のドリフト層11として機能する半導体基板10と,
前記半導体基板の一面10a側に形成されたP型のベース層12と,
前記IGBT領域の前記P型のベース層12に形成されたN^(+)型のエミッタ領域14と,
前記半導体基板10の他面10b側に形成されたP型のコレクタ層21及びN型のカソード層22と,
前記IGBT領域は,前記エミッタ領域14,前記ベース層12,前記ドリフト層11,及び前記コレクタ層21を備え,
前記ダイオード領域において,前記ベース層12をアノードとし,前記ドリフト層11及び前記カソード層22をカソードとしてPN接合されたダイオード素子が形成され,
前記外周領域2における前記半導体基板10の一面10a側に,前記ダイオード領域1bの前記ベース層12と接し,前記ダイオード領域1bの前記ベース層12よりも形成深さの深い,P型のガードリング25が形成され,
前記IGBT領域1aと前記ダイオード領域1bとは,半導体基板10の一面10aの一方向に沿って延設され,延設方向と直交する方向に交互に形成され,当該交互の配列の両端には,前記IGBT領域1aが設けられている,
半導体装置。」

2.引用文献2?4の記載
上記第2及び第3に示したとおり,拒絶査定において引用された引用文献2?4は当審拒絶理由通知で引用された引用例3,2,4とそれぞれ同一であるから,引用文献2?4の記載は,上記第5の2.?4.に記載したとおりである。

3.本願発明1と引用発明Aの対比と判断
(1)一致点及び相違点
本願発明1と引用発明Aを比較する。
・引用発明Aにおける「N^(-)型ドリフト層11」が,本願発明1における「第1導電型のドリフト層(17)」に相当し,以下同様に,「IGBT領域1aのP型ベース層12」が「第2導電型のベース層(11)」に,「ダイオード領域1bのP型ベース層」が「アノード層(21)」に,「N^(+)エミッタ領域14」が「エミッタ層(13)」に,「P型のコレクタ層21」が「第2導電型のコレクタ層(14)」に,「N型のカソード層22」が「第1導電型のカソード層(22)」に,「IGBT領域1a」が「IGBT領域(10)」に,「ダイオード領域1b」が「ダイオード領域(20)」に,「外周領域2」が「外周領域」に,「半導体基板10」が「半導体基板(50)」に,「P型のガードリング25」が「第2導電型のガードリング(30)」に,それぞれ相当する。
・本願発明1と引用発明Aは,ともに「前記IGBT領域と前記ダイオード領域とは,前記素子領域において,交互にストライプ状に配列されており,前記素子領域における前記ストライプ状の配列の両端には,前記IGBT領域が設けられて」いる点で一致する。
以上によれば,本願発明1と引用発明Aの一致点及び相違点は以下のとおりである。
<一致点>
「第1導電型のドリフト層(17)と,
前記ドリフト層の一方の表層部に形成された第2導電型のベース層(11)及びアノード層(21)と,
前記ベース層に選択的に形成されたエミッタ層(13)と,
前記ドリフト層の他方の表層部に形成される第2導電型のコレクタ層(14)と第1導電型のカソード層(22)と,を備え,
前記エミッタ層,前記ベース層,前記ドリフト層,及び前記コレクタ層によってIGBTとして動作するIGBT領域(10)が形成され,前記IGBT領域に隣接して,前記アノード層,前記ドリフト層,及び前記カソード層によってダイオードとして動作するダイオード領域(20)が形成された半導体基板(50)を備え,
前記半導体基板において,さらに,前記IGBT領域及び前記ダイオード領域が隣接して形成されている素子領域を取り囲む外周領域に,前記アノード層と同電位の電圧が印加され,前記アノード層よりも形成深さの深い第2導電型のガードリング(30)が前記ドリフト層の一方の表層部に形成され,
前記IGBT領域と前記ダイオード領域とは,前記素子領域において,交互にストライプ状に配列されており,前記素子領域における前記ストライプ状の配列の両端には,前記IGBT領域が設けられている,
半導体装置。」である点。
<相違点a>
本願発明1では,「前記IGBT領域と前記ダイオード領域との配列方向と平行な前記ダイオード領域の側面において,前記カソード層と前記ガードリングとは,前記半導体基板の表面に平行な面へ投影した場合の前記カソード層と前記ガードリングとの間の距離の最小値をLとし,前記半導体基板の厚みをdとしたとき,L/d≧1.5を満たす位置に形成され」ているのに対し,引用発明Aでは,「カソード層22」と「ガードリング25」の位置関係が上記のように特定されていない点。
<相違点b>
本願発明1は,「前記アノード層は,当該アノード層の表層部に形成され,前記ドリフト層に蓄積されたキャリアを抜き取るための,前記アノード層よりも高不純物濃度のアノードコンタクト層(16b)を有し」ているのに対し,引用発明Aでは,当該「アノードコンタクト層(16b)」を有することが特定されていない点。
<相違点c>
本願発明1は,「前記カソード層は,前記IGBT領域と前記ダイオード領域との配列方向と平行な前記ダイオード領域の側面において,前記ガードリングから前記素子領域内側に向かってL/d≧1.5を満たす位置で終端しており,」「前記アノードコンタクト層は,前記アノード層内において,前記カソード層の終端位置よりも前記素子領域内側に形成される」のに対し,引用発明Aは,上記のように特定されていない点。

(2)相違点に対する判断
事案に鑑み,まず相違点cについて検討する。
相違点cは,上記第6,1.に示した本願発明1と引用発明1との相違点2と同一であり,上記第6,2.で検討したとおり,引用例2?4すなわち引用文献2?4のいずれにも記載も示唆もされていない事項である。
したがって,他の相違点について判断するまでもなく,本願発明1は引用発明A及び引用文献2?4から当業者が容易に発明をすることができたものではない。

4.本願発明2?5について
本願発明2?5も,上記相違点cに係る構成を備えるものであるから,上記3.(2)で示したのと同様の理由により,引用発明A及び引用文献2?4から当業者が容易に発明をすることができたものではない。

5.原査定についての判断のまとめ
以上のとおり,本願発明1?5は,原査定の拒絶の理由において引用された引用文献1に記載された発明及び引用文献2?4に記載された技術的事項に基づいて当業者が容易に発明をすることができたものとはいえない。したがって,原査定を維持することはできない。


第8 当審拒絶理由についての判断
上記第3のとおり,当審では拒絶の理由1(29条2項)及び理由2(36条6項2号)の拒絶理由を通知した。
これに対し,審判請求人は令和2年10月7日に手続補正書を提出した。当該補正書でした補正により,補正前の請求項1?6に係る発明は補正後の請求項1?5に係る発明,すなわち本願発明1?5となり,上記第6の4.のとおり,本願発明1?5は,引用発明1及び引用例2?4に記載された技術的事項に基づいて当業者が容易に発明をすることができたものとはいえないから,拒絶の理由1は解消した。
また,上記補正により,(1)当該補正前の請求項2の「前記ダメージ領域によってカバーされない前記ガードリングを対象として,前記カソード層と前記ガードリングとは,前記半導体基板の表面に平行な面へ投影した場合の前記カソード層と前記ガードリングとの間の距離の最小値をLとし,前記半導体基板の厚みをdとしたとき,L/d≧1.5を満たす位置に形成されている」を,補正後の「前記半導体基板の表面に平行な面へ投影した場合の前記カソード層と前記ガードリングとの間の距離の最小値Lは,前記ダメージ領域によってカバーされない前記ガードリングと,前記カソード層との距離として定められる」とする補正,(2)請求項6を削除する補正がされ,その結果,拒絶の理由2は解消した。


第9 結言
以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。


 
審決日 2021-01-06 
出願番号 特願2016-118218(P2016-118218)
審決分類 P 1 8・ 537- WY (H01L)
P 1 8・ 121- WY (H01L)
最終処分 成立  
前審関与審査官 石塚 健太郎棚田 一也  
特許庁審判長 恩田 春香
特許庁審判官 小田 浩
小川 将之
発明の名称 半導体装置  
代理人 久保 貴則  
代理人 矢作 和行  
代理人 野々部 泰平  

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