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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 G06F
管理番号 1373679
審判番号 不服2020-12354  
総通号数 258 
発行国 日本国特許庁(JP) 
公報種別 特許審決公報 
発行日 2021-06-25 
種別 拒絶査定不服の審決 
審判請求日 2020-09-03 
確定日 2021-05-25 
事件の表示 特願2018- 63801「制御装置およびそのデータ書き込み方法」拒絶査定不服審判事件〔令和 1年10月10日出願公開、特開2019-175221、請求項の数(8)〕について、次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は、特許すべきものとする。 
理由 第1 手続きの経緯

本願は,平成30年3月29日の出願であって,令和2年2月21日付けで拒絶理由通知がされ,令和2年4月14日に意見書が提出されるとともに手続補正がなされ,令和2年7月21日付けで拒絶査定(以下,「原査定」という。)がなされたが,これに対し,令和2年9月3日に拒絶査定不服審判の請求がなされるとともに手続補正がなされ,令和2年11月19日に前置報告がされたものである。

第2 令和2年7月21日付けの原査定の概要

1.令和2年7月21日付けの原査定の概要は以下のとおりである。

本願請求項1-2,5-6に係る発明は,以下の引用文献1-2に基づいて,本願請求項3-4,7-8に係る発明は,以下の引用文献1-4に基づいて,その発明の属する技術の分野における通常の知識を有する者(以下,「当業者」という。)が容易に発明できたものであるから,特許法第29条第2項の規定により特許を受けることができない。

引用文献等一覧
1.特開2007-206775号公報
2.特開昭60-72012号公報
3.特開2007-110854号公報
4.特開平11-149419号公報

第3 審判請求時の補正について

審判請求時の補正は,特許法第17条の2第3項から第6項までの要件に違反しているものとはいえない。
審判請求時の補正によって請求項1,5に「前記制御信号の出力後に前記書き込み要求に対する応答として完了信号を前記プロセッサに出力する」という事項を追加する補正は,特許請求の範囲の減縮を目的とするものであるか,また,当該補正は新規事項を追加するものではないかについて検討すると,この事項は,補正前の発明特定事項である「メモリコントローラ」を限定するものであるから,特許請求の範囲の減縮を目的とするものであり,また,この事項は,当初明細書等の段落【0040】に記載された事項であるから,新規事項を追加するものではないといえる。
そして,「第4 本願発明」から「第6 対比・判断」までに示すように,補正後の請求項1-8に係る発明は,独立特許要件を満たすものである。

第4 本願発明

本願請求項1-8に係る発明(以下,それぞれ「本願発明1」-「本願発明8」という。)は,令和2年9月3日付けの手続補正で補正された特許請求の範囲の請求項1-8に記載された事項により特定される発明であり,本願発明1は以下のとおりの発明である。
なお,符号A-Fは,説明のために当審で付与したものであり,以下「構成A」-「構成F」という。

「【請求項1】
A プロセッサと不揮発性メモリとを備える制御装置であって,
B 前記プロセッサからの書き込み要求に応じて,データを前記不揮発性メモリに記憶させるための制御信号を前記不揮発性メモリに出力し,前記制御信号の出力後に前記書き込み要求に対する応答として完了信号を前記プロセッサに出力するメモリコントローラと,
C 入力電源から供給される入力電圧を監視する電圧監視部と,
D 前記電圧監視部によって前記入力電圧が低下したと判断された場合に,マスク信号を生成して出力するマスク信号生成部と,
E 前記マスク信号生成部から出力される前記マスク信号を受けると,前記メモリコントローラから前記不揮発性メモリに出力される前記制御信号に対してマスク処理を施すマスク部と,
を備え,
F 前記マスク信号は,前記不揮発性メモリが書き込み動作を行わないように前記メモリコントローラから出力された前記制御信号を無効にし,
前記マスク信号生成部は,前記電圧監視部によって前記入力電圧が低下したと判断された場合に,前記不揮発性メモリへの前記データの書き込みがなされている場合は,そのデータの書き込みが完了してからのみ,前記マスク信号を出力する,
A 制御装置。」

なお,本願発明2-8の概要は以下のとおりである。

本願発明5は,本願発明1に対応する方法の発明であり,本願発明1とカテゴリ表現が異なるだけの発明である。
本願発明2-4及び6-8は,それぞれ本願発明1及び5をさらに減縮した発明である。

第5 引用文献,引用発明等

1.引用文献1

(1)原査定の拒絶の理由で引用された引用文献1(特開2007-206775号公報)には,以下の事項が記載されている。(当審注:下線は,参考のために当審で付与したものである。以下同様。)

「【0013】
なお,フラッシュメモリシステム1は,外部バス13を介してホストシステム4と接続される。ホストシステム4は,ホストシステム4の全体の動作を制御するためのCPU(Central Processing Unit),フラッシュメモリシステム1との情報の授受を担うコンパニオンチップ等から構成される。ホストシステム4は,例えば,文字,音声,あるいは画像情報等の種々の情報を処理するパーソナルコンピュータやデジタルスチルカメラをはじめとする各種情報処理装置であってもよい。」

「【0033】
ここで,内部コマンドとは,コントローラ3がフラッシュメモリ2に処理の実行を指示するためのコマンドであり,フラッシュメモリ2は,コントローラ3から与えられる内部コマンドに従って動作する。これに対して,外部コマンドとは,ホストシステム4がフラッシュメモリシステム1に対して処理の実行を指示するためのコマンドである。」

「【0036】
ホストインターフェースブロック7は,ホストシステム4との間の,データ,アドレス情報,ステータス情報,外部コマンド等の授受を行なう。ホストシステム4よりフラッシュメモリシステム1に供給されるデータ等は,ホストインターフェースブロック7を入口としてフラッシュメモリシステム1の内部(例えば,バッファ9)に取り込まれる。また,フラッシュメモリシステム1からホストシステム4に供給されるデータ等は,ホストインターフェースブロック7を出口としてホストシステム4に供給される。
【0037】
より詳細には,ホストインターフェースブロック7は,ステータスレジスタR1と電源電圧検知回路C1と割り込みレジスタとを備える。
ステータスレジスタR1は,マイクロプロセッサ6が現在のフラッシュメモリシステム1の状態をホストシステム4に通知するためのレジスタである。たとえば,フラッシュメモリシステム1がビジー状態でありホストシステム4からのデータを受け付けない場合は,マイクロプロセッサ6はステータスレジスタR1にビジー状態であることを示す情報を設定し,ビジー状態が解除された場合はビジー状態でないことを示す情報を設定する。また,書き込み等の処理が正常に終了したかどうかを示すエラー情報も設定される。
電源電圧検知回路C1は,フラッシュメモリシステム1に供給される電源電圧が所定の電圧以下となった場合や所定の電圧以上となった場合に,マイクロプロセッサ6に割り込み信号を出力する回路である。また,電源電圧検知回路C1は複数種類の電圧を検知し,また,検知した電圧に基づいて,異なった割り込み信号を出力する。
割り込みレジスタ(図示せず)は,電源電圧検知回路C1による割り込み信号の出力状態を示すレジスタである。」

「【0041】
フラッシュメモリインターフェースブロック10は,命令処理ブロックによって出力される内部コマンド,アドレス情報等をフラッシュメモリ2に供給することにより,フラッシュメモリ2に読み出し,書き込み等を実行させる。」

「【0055】
割り込み信号INT0が発生した場合(ステップS1;Yes),コントローラ3は,フラッシュメモリ2に対する新たな内部コマンド等の供給を停止する(ステップS2)。この場合,コントローラ3からフラッシュメモリ2に転送されたデータがフラッシュメモリ2内のレジスタに存在していても,レジスタからメモリセルアレイへの書き込みを指示する内部コマンドを供給しない。ここで,レジスタからメモリセルアレイへの書き込みを指示する内部コマンドを供給しないのは,レジスタからメモリセルアレイへの書き込みを実行しているときに,電源電圧がフラッシュメモリ2の最小動作電圧(2.8V)より低くなった場合,その書き込みを正常に終了させることができなくなるからである。このような場合,フラッシュメモリ2内に正常に書き込まれていないデータが残ってしまい記憶データの信頼性を低下させてしまう。」

「【0068】
尚,上記実施の形態では,電源電圧検知回路C1をコントローラ3の内部に設けたが,電源電圧検知回路C1をコントローラ3の外部に設けて,電源電圧検知回路C1から発生する割込み信号INT0?INT2がコントローラ3に入力されるようにしてもよい。」

「【図1】



(2)上記引用文献1の記載(特に下線部の記載)より,上記引用文献1には,次の発明(以下,「引用発明」という。)が記載されていると認められる。

なお,符号a-dは,説明のために当審で付与したものであり,以下「構成a」-「構成d」という。

「a CPUを備えたホストシステムと,フラッシュメモリを有するフラッシュメモリシステムとがバスを介して接続されてなる情報処理装置であって,
b ホストシステムがフラッシュメモリシステムに対して書き込み処理の実行を指示する外部コマンドの授受を行い,コントローラがフラッシュメモリに書き込み処理の実行を指示する内部コマンドをフラッシュメモリに供給し,書き込み処理が正常に終了したかどうかを示すエラー情報をホストシステムに通知する,コントローラと,
c フラッシュメモリシステムに供給される電源電圧が所定の電圧以下となった場合に割り込み信号を出力する,コントローラの外部に設けられた電源電圧検知回路と,
d 割り込み信号が発生した場合,コントローラは,フラッシュメモリへの新たな内部コマンドの供給を停止する,
a 情報処理装置」

2.引用文献2

(1)原査定の拒絶の理由で引用された引用文献2(特開昭60-72012号公報)には,以下の事項が記載されている。

「マイクロプロセッサを用いた制御装置例えばコントローラにおいて,メモリに格納されたデータが停電などにより損失されないようにその保護がなされている。」(第1頁右欄第3-6行)

「そして,これらマイクロプロセッサ10およびRAM11は,バスラインBを介してRAM11にデータの書込みおよび読出しが行なえるように接続され,さらにアドレスラッチ回路12およびゲート回路13を介して接続されている。」(第2頁左下欄第15-20行)

「このように主電源の電圧ESが低下して可変抵抗Raによって設定された低下検知レベルaになると電圧低下検知回路20はこの検知信号をリセット保持回路21に送る。」(第3頁右上欄第8-12行)

「そうして,フリップフロップ22は,第2図に示すように検知信号の入力により,マイクロプロセッサ10からのALE信号が「H」レベルとなったときにQ出力端子の信号が「L」レベルとなる。」(第3頁右上欄第18行-左下欄第2行)

「さらにフリップフロップ22からの信号によりゲート回路13が閉じる。これによりマイクロプロセッサ10からRAM11へのチップ選択信号が停止される。」(第3頁左下欄第9-13行)

「【図1】



(2)上記引用文献2の記載(特に下線部の記載)より,上記引用文献2には,次の技術的事項が記載されていると認められる。

なお,符号eは,説明のために当審で付与したものであり,以下「構成e」という。

「e マイクロプロセッサおよびRAMを備える制御装置であって,
前記RAMにデータの書込みを行うマイクロプロセッサと,
主電源の電圧が低下して可変抵抗によって設定された低下検知レベルになると検知信号を送る電圧低下検知回路と,
検知信号の入力により,ALE信号が「H」レベルとなったときにQ出力端子の信号が「L」レベルとなるフリップフロップと,
フリップフロップからの信号により閉じ,マイクロプロセッサからRAMへのチップ選択信号が停止されるゲート回路と,
を備える,制御装置。」

3.引用文献3

(1)拒絶査定において引用された引用文献3(特開2007-110854号公報)には,以下の事項が記載されている。

「【0008】
請求項1に係る本発明においては、外部電源の停電時に内部回路へ蓄電された電力を供給するバックアップ機能を有する電源回路において、前記外部電源の電位を監視する外部電圧監視回路と、前記外部電源からの電力を充電して内部電源とする蓄電手段と、前記内 部回路へ供給する電力を切替えるMOSトランジスタとを備え、前記外部電源の電位が所 定の電位以下となったことを前記外部電圧監視回路が検出して前記MOSトランジスタを駆動し、前記内部回路へ供給する電力を前記外部電源から内部電源へ切替えることを特徴とする電源回路とした。」

4.引用文献4

(1)拒絶査定において引用された引用文献4(特開平11-149419号公報)には,以下の事項が記載されている。

「【0005】
【発明の実施の形態】以下、本発明のデータバックアップ方法および装置の実施の形態について、図面を参照して詳細に説明する。図1は本発明の一実施形態に係るデータバックアップ装置の構成図である。同図において、本実施形態のデータバックアップ装置は、不揮発メモリとしてのEEPROM104と、EEPROM104内のデータにアクセスしながら該データを処理するCPU(データ処理手段)103と、電源101と、電源101のCPU103およびEEPROM104への電源が遮断されたことを検出する電源遮断検出回路102と、電源101によって蓄電し、電源が遮断された後、少なくともCPU103のEEPROM104へのデータ書き込みが終了するまでの間、CPU103およびEEPROM104への電源供給を行うキャパシタ105と、キャパシタ105の電源を選択するダイオード106,107,108とを備えて構成されている。本実施形態のデータバックアップ装置においては、通常、電源101の電源出力はダイオード107を介してCPU103およびEEPROM104に供給され、CPU303の稼働中に、データ変更等の要求があるときには、EEPROM304へのデータのバックアップが行われる。また、この通常動作時に、電源101からダイオード106を介してキャパシタ105にも供給され、キャパシタ105に蓄電されていく。次に、電源101の遮断が電源遮断検出回路102で検出されると、その旨がCPU103に通知される。この時CPU103は、まず、データのバックアップのためにEEPROM304へのデータ書き込みが行われているか否かを確認し、データ書き込みが行われていなければ、新たなデータのバックアップを行わずに処理を終了する。また、EEPROM304へのデータ書き込みが行われている場合には、当該CPU103によるEEPROM304へのデータ書き込みが終了するまでの間は、キャパシタ105により一時的にCPU103およびEEPROM104に供給して、該データ書き込み動作を継続し、該データ書き込み動作終了後に処理を終了する。ここで、キャパシタ105よりCPU103およびEEPROM304が駆動されている間は、I/O等の他の構成要素をも含めて低消費電力モードとすることで、キャパシタ105の容量をより小さく抑えることが可能となる。例えば、5[V]電源により2.5[V]以上の電圧を20[msec]以上保持するためには、消費電流を1[mA]とした場合には、キャパシタ105の容量は約12[μF]程度で良く、小容量のキャパシタを用意すれば足りる。また、本実施形態では、不揮発メモリをEEPROM304で実現したが、これに限定されることなくフラッシュメモリ等で実現することも可能である。」

5.引用文献5

(1)前置報告書において引用された引用文献5(特開2015-135603号公報)には,以下の事項が記載されている。

「【0054】
次に,本実施形態においてNANDメモリ11(より詳細には,NANDメモリ11のキャッシュ領域112)にデータを書き込むライト動作について図8を参照して説明する。図8は,ライト動作の典型的な手順を示すフローチャートである。なお,このようなライト動作は,プログラム動作とも呼ばれる。」

「【0056】
メモリコントローラ12は,メインコントローラ22からのライトコマンドに基づいて,当該ライトコマンドの指定するデータDがダーティデータであるかを判定する(B801)。もし,データDがダーティデータでないならば(B801のNo),つまりデータDが非ダーティデータであるならば,メモリコントローラ12は当該データDはディスク25に既に格納されていると判定する。」

「【0059】
B804においてメモリコントローラ12は,ブロック管理テーブル111a及びフリーブロックリストに基づいて,非使用の高信頼ブロックを選択する。B804においてメモリコントローラ12は更に,選択された高信頼ブロックにデータDを書き込む。これにより本実施形態は,データDが,たとえディスク25には書かれていないダーティデータであったとしても,図1に示されるハイブリッドドライブからリードできなくなる確率を十分低減することができる。
【0060】
一方,非使用の低信頼ブロックの探索に成功したならば(B803のYes),メモリコントローラ12はB805に進む。B805においてメモリコントローラ12は,探索された非使用の低信頼ブロックを選択する。B805においてメモリコントローラ12は更に,選択された低信頼ブロックにデータDを書き込む。」

「【0063】
メモリコントローラ12はB804またはB805を実行すると,データDが書かれたブロックのブロック番号を,ライト完了を示す応答としてメインコントローラ22に返す。これによりメモリコントローラ12は,メインコントローラ22からのライトコマンドの実行を完了する。ここでは,データDが書かれたブロックはブロックBLKjであり,当該ブロックBLKjのブロック番号はjであるものとする。この場合,メインコントローラ22は,ブロックBLKjに対応付けられたキャッシュ管理情報中の論理ブロックアドレスをLBAiに更新する。」

「【図8】



(2)上記引用文献5の記載(特に下線部の記載)より,上記引用文献5には,次の技術的事項が記載されていると認められる。

なお,符号fは,説明のために当審で付与したものであり,以下「構成f」という。

「f NANDメモリにデータを書き込むライト動作において,メインコントローラからのライトコマンドに基づいて,B804においてデータを書き込み,B805においてデータを書き込み,B804またはB805を実行すると,データが書かれたブロックのブロック番号を,ライト完了を示す応答としてメインコントローラに返すメモリコントローラ。」

第6 対比・判断

1.本願発明1について

(1)対比

本願発明1と引用発明とを対比する。

ア.構成Aと構成aについて

引用発明の「CPU」及び「フラッシュメモリ」は,それぞれ本願発明1の「プロセッサ」及び「不揮発性メモリ」に相当する。
したがって,引用発明の「情報処理装置」と,本願発明1の「制御装置」とは,下記の点(相違点1)で相違するものの,“プロセッサと不揮発性メモリとを備える装置”である点で共通する。

イ.構成Bと構成bについて

引用発明の「ホストシステムがフラッシュメモリシステムに対して書き込み処理の実行を指示する外部コマンド」は,「ホストシステム」の「CPU」からの「書き込み処理」を「指示」するものであるから,本願発明1の「前記プロセッサからの書き込み要求」に相当する。
引用発明の「コントローラがフラッシュメモリに書き込み処理の実行を指示する内部コマンド」は,データを「フラッシュメモリ」に「書き込」むためのものであるから,本願発明1の「データを前記不揮発性メモリに記憶させるための制御信号」として機能するものであるといえる。
引用発明の「書き込み処理が正常に終了したかどうかを示すエラー情報」は,「外部コマンド」に対するものであり,「ホストシステム」への応答であるので,引用発明の「書き込み処理が正常に終了したかどうかを示すエラー情報をホストシステムに通知する」ことと,本願発明1の「前記書き込み要求に対する応答として完了信号を前記プロセッサに出力する」ことは,“前記書き込み要求に対して前記プロセッサに応答を行う”ことである点で共通する。
したがって,引用発明の「コントローラ」と,本願発明1の「メモリコントローラ」とは,下記の点(相違点2)で相違するものの,“前記プロセッサからの書き込み要求に応じて,データを前記不揮発性メモリに記憶させるための制御信号を前記不揮発性メモリに出力し,前記書き込み要求に対して前記プロセッサに応答を行うメモリコントローラ”である点で共通する。

ウ.構成Cと構成cについて

引用発明の「電源電圧検知回路」は,「フラッシュメモリシステムに供給される電源電圧が所定の電圧以下となった場合」を「検知」するから,入力電源から供給される「電源電圧」を監視しているといえるので,本願発明1の「入力電源から供給される入力電圧を監視する電圧監視部」に相当する。

エ.構成D-Fと構成dについて

引用発明において,「電源電圧が所定の電圧以下となった場合に」,「コントローラは,フラッシュメモリへの新たな内部コマンドの供給を停止する」ことと,本願発明1において,「前記電圧監視部によって前記入力電圧が低下したと判断された場合に,」「マスク信号生成部」が「マスク信号を生成し」,「前記不揮発性メモリへの前記データの書き込みがなされている場合は,そのデータの書き込みが完了してからのみ,前記マスク信号を出力」し,「マスク部」が「前記マスク信号生成部から出力される前記マスク信号を受けると,前記メモリコントローラから前記不揮発性メモリに出力される前記制御信号に対してマスク処理を施」し,「前記不揮発性メモリが書き込み動作を行わないように前記メモリコントローラから出力された前記制御信号を無効に」することとは,下記の点(相違点3)で相違するものの,“前記電圧監視部によって前記入力電圧が低下したと判断された場合に,書き込み処理を抑止する”ことである点で共通する。

したがって,上記「ア.」-「エ.」の検討内容を踏まえると,本願発明1と引用発明との間には,次の一致点,相違点があるといえる。

(一致点)
「プロセッサと不揮発性メモリとを備える装置であって,
前記プロセッサからの書き込み要求に応じて,データを前記不揮発性メモリに記憶させるための制御信号を前記不揮発性メモリに出力し,前記書き込み要求に対して前記プロセッサに応答を行うメモリコントローラと,
入力電源から供給される入力電圧を監視する電圧監視部と,
を備え,
前記電圧監視部によって前記入力電圧が低下したと判断された場合に,書き込み処理を抑止する,装置。」

(相違点)
(相違点1)
本願発明1が「制御装置」であるのに対して,引用発明は,そのようなものではない点。

(相違点2)
「メモリコントローラ」の「前記書き込み要求に対して前記プロセッサに」する「応答」について,本願発明1においては,「前記制御信号の出力後に」「前記プロセッサに出力する」「完了信号」であるのに対して,引用発明においては,そのようなものではない点。

(相違点3)
入力電圧が低下したと判断された場合に,書き込み処理を抑制するための手段について,本願発明1においては,「マスク信号を生成して出力するマスク信号生成部と,前記マスク信号生成部から出力される前記マスク信号を受けると,前記メモリコントローラから前記不揮発性メモリに出力される前記制御信号に対してマスク処理を施すマスク部と,を備え,前記マスク信号は,前記不揮発性メモリが書き込み動作を行わないように前記メモリコントローラから出力された前記制御信号を無効にし,前記マスク信号生成部は,前記電圧監視部によって前記入力電圧が低下したと判断された場合に,前記不揮発性メモリへの前記データの書き込みがなされている場合は,そのデータの書き込みが完了してからのみ,前記マスク信号を出力する」ものであるのに対し,引用発明においては,そのようなものではない点。

(2)相違点についての判断

ア.相違点1について

数値制御装置等の制御装置を,情報処理装置を用いて構成することは,例示するまでもなく広く行われていることであるから,引用発明の情報処理装置により制御装置を構成することは,当業者にとって格別の創作能力を要するものとは言えない。

イ.相違点2について

引用文献5の構成fには,「データを書き込むライト動作において,」「ライト完了を示す応答」を「メインコントローラに返す」ことが記載されているが,「ライト完了を示す応答」を「メインコントローラに返す」タイミングが,「制御信号の出力後」ではないから,本願発明1の「前記制御信号の出力後に前記書き込み要求に対する応答として完了信号を前記プロセッサに出力する」ことは開示しておらず,かかる事項が当業者にとって周知技術であるともいえないから,引用発明におけるホストシステムに対する応答として,本願発明1の相違点2に係る構成を採用することは,当業者であっても,容易に想到し得るとはいえない。
そして,本願発明1は,相違点2に係る構成により,制御信号が無効にされて不揮発性メモリの書き込み動作が行われなくても,プロセッサが書き込み要求に対する応答を待ち続けるということがなくなり,この結果,「書き込み要求に対する応答をプロセッサが処理するために要する時間のロスを避けることができ,またバスのハングアップおよび不必要な占有を避けることができる」という効果を奏し,また,「電源が落ちるまでに必要な諸処理をプロセッサに行わせることを可能とした」ものである。
したがって,本願発明1は,引用発明及び引用文献2,5に記載された事項に基づいて,当業者が容易に発明し得たものではない。

ウ.相違点3について

引用文献2の構成eには,
「主電源の電圧」の「低下」を「検知」する「電圧低下検知回路」と,
前記「電圧低下検知回路」によって前記「主電源の電圧」が「低下」したと「検知」された場合に,「信号」を出力する「フリップフロップ」と,前記「フリップフロップ」から出力される前記「信号」を受けると,「マイクロプロセッサ」から「RAM」に出力される「信号」を「停止」する「ゲート回路」と,
を備え,
前記「フリップフロップ」から出力される「信号」は,前記「RAM」が「書込みを行」わないように前記「マイクロプロセッサ」から「RAM」に出力された「信号」を「停止」し,
前記「フリップフロップ」は,前記「電圧低下検知回路」によって前記「主電源の電圧」が「低下」したと「検知」された場合に,「ALE信号が「H」レベルとなったときに」,前記「信号」を出力する,
制御装置,
が記載されている。

ここで,構成eの「ALE信号が「H」レベルとな」るときは,「データの書き込みが完了し」たときではないので,構成eの「フリップフロップ」は,データの書き込みが完了してからのみ,「信号」を出力するものではない。
また,構成eの「マイクロプロセッサ」は,引用発明の「コントローラ」ではなく,「ホストシステム」の「CPU」に相当するものであるから,引用発明において,「コントローラ」が備える構成dを,引用文献2に記載された構成eと置き換えることにより,本願発明1の相違点3に係る構成とすることは,当業者であっても,容易に想到し得るとはいえない。
そして,本願発明1は,相違点3に係る構成によって,「不揮発性メモリに格納されているデータを保護」するという効果を奏している。
したがって,本願発明1は,引用発明及び引用文献2,5に記載された事項に基づいて,当業者が容易に発明し得たものではない。

2.本願発明2-4について

本願発明2-4は,本願発明1をさらに減縮した発明であり,本願発明1の上記相違点に係る構成を備えるものであるから,本願発明1と同じ理由により,当業者であっても,引用発明及び引用文献2-5に記載された技術的事項に基づいて容易に発明できたものとはいえない。

3.本願発明5について

本願発明5は,本願発明1に対応する方法の発明であり,本願発明1とカテゴリ表現が異なるだけの発明であるから,本願発明1と同様の理由により,当業者であっても,引用発明及び引用文献2,5に記載された技術的事項に基づいて容易に発明できたものとはいえない。

4.本願発明6-8について

本願発明6-8は,本願発明5をさらに減縮した発明であり,本願発明5の上記相違点に係る構成を備えるものであるから,本願発明5と同じ理由により,当業者であっても,引用発明及び引用文献2-5に記載された技術的事項に基づいて容易に発明できたものとはいえない。

第7 原査定について

1.理由1(特許法第29条第2項)について

審判請求時の補正により,本願発明1-8は上記第4に示したとおりのものとなっており,当業者であっても,拒絶査定において引用された引用文献1-4に基づいて,容易に発明できたものとはいえない。
したがって,原査定の理由を維持することはできない。

第8 むすび

以上のとおり,原査定の理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。

 
審決日 2021-05-07 
出願番号 特願2018-63801(P2018-63801)
審決分類 P 1 8・ 121- WY (G06F)
最終処分 成立  
前審関与審査官 新谷 宗弘漆原 孝治  
特許庁審判長 篠原 功一
特許庁審判官 塚田 肇
山澤 宏
発明の名称 制御装置およびそのデータ書き込み方法  
代理人 宮寺 利幸  
代理人 坂井 志郎  
代理人 千馬 隆之  
代理人 千葉 剛宏  
代理人 関口 亨祐  
代理人 仲宗根 康晴  

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