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審決分類 審判 査定不服 2項進歩性 取り消して特許、登録 H01L
審判 査定不服 特36条6項1、2号及び3号 請求の範囲の記載不備 取り消して特許、登録 H01L
管理番号 1383100
総通号数
発行国 JP 
公報種別 特許審決公報 
発行日 2022-04-28 
種別 拒絶査定不服の審決 
審判請求日 2021-06-08 
確定日 2022-04-12 
事件の表示 特願2019−185871「半導体装置」拒絶査定不服審判事件〔令和 2年 5月14日出願公開,特開2020− 74386,請求項の数(1)〕について,次のとおり審決する。 
結論 原査定を取り消す。 本願の発明は,特許すべきものとする。 
理由 第1 手続の経緯
本願は,平成22年11月9日(優先権主張 平成21年11月13日)にした特願2010−251039号の一部を平成27年1月20日に特願2015−8813号として新たな特許出願とし,更にその一部を平成28年3月31日に特願2016−71290号として新たな特許出願とし,更にその一部を平成29年6月26日に特願2017−123868号として特許出願とし,更にその一部を令和元年10月9日に特許出願したものであり,令和2年10月1日付けで拒絶理由通知がされ,同年11月19日付けで意見書が提出され,令和3年3月10日付けで拒絶査定(原査定)がされ,これに対し,同年6月8日に拒絶査定不服審判の請求がされ,同年9月1日付けで当審から拒絶理由(以下,「当審拒絶理由」という。)が通知され,同年10月18日に意見書が提出されるとともに手続補正がされたものである。

第2 本願発明
本願請求項1に係る発明(以下,「本願発明1という。)は,令和3年10月18日付けの手続補正で補正された特許請求の範囲の請求項1に記載された事項により特定される以下のとおりの発明である。

「【請求項1】
第1及び2のトランジスタを有し,
前記第1のトランジスタは,チャネル形成領域にシリコンを有し,
前記第2のトランジスタは,チャネル形成領域に酸化物半導体を有する半導体装置であって,
前記第1のトランジスタのゲート電極の上方に,第1の絶縁層を有し,
前記第1の絶縁層の上方に,前記酸化物半導体を有し,
前記酸化物半導体の上方に,第2の絶縁層を有し,
前記第1の絶縁層は,第1の開口部を有し,
前記第2の絶縁層は,第2の開口部及び第3の開口部を有し,
前記第1の開口部は,前記第2の開口部と重なる領域を有し,
前記第1の開口部は,前記第3の開口部と重ならず,
前記第1のトランジスタのゲートは,前記第1乃至第3の開口部を介して前記第2のトランジスタのソース又はドレインの一方と電気的に接続される半導体装置。」

第3 引用文献,引用発明等
1 引用文献1について
原査定の拒絶の理由に引用された引用文献1(特開2003−60060号公報)には,次の事項が記載されている(下線は当審が付した。以下,同様である。)。
「【0010】本発明の目的は,LSIの回路配置変更に伴って生じる配線間クロックスキューを容易に最適化することができる半導体集積回路装置を提供することにある。」

「【0012】
【発明の実施の形態】本発明の第1の実施の形態による半導体集積回路装置について図1乃至図4を用いて説明する。図1は,本実施の形態による半導体集積回路装置の一部を示す回路図である。図1に示すように,クロックタイミング調整回路のインバータ(INV)46にクロック信号CLKが入力するようになっている。インバータ46の出力端子は,クロック動作回路のFF回路64の入力端子に接続されている。また,FF回路64の出力端子からは所定の出力信号が出力されるようになっている。インバータ46及びFF回路64には,所定の駆動電圧VDDが印加されている。FF回路64は,インバータ66等の複数の素子で形成されている。
【0013】図2は,図1に示す回路図の破線で囲まれた範囲Aの概略構成を示す断面図である。図2に示すように,半導体チップ1は,FF回路64のインバータ66を構成するためのバルクCMOS4と,バルクCMOS4の上層のSOI(Silicon On Insulator)膜に形成された,クロックタイミング調整回路のインバータ46を構成するSOI−CMOS26とを有している。
【0014】バルクCMOS4は,n型のシリコン(Si)基板2上に形成されている。バルクCMOS4は図中右方にpチャネルMOSFET8が形成され,図中左方にnチャネルMOSFET6が形成されている。pチャネルMOSFET8は,Si基板2上に形成されたゲート絶縁膜9と,ゲート絶縁膜9上に形成されたゲート電極10とを有している。Si基板2表面近傍のゲート電極10の図中右方にはp型の不純物が拡散されたp型のソース領域12が形成されており,ゲート電極10の図中左方にはp型の不純物が拡散されたp型のドレイン領域14が形成されている。
【0015】一方,nチャネルMOSFET6は,Si基板2表面近傍に形成されたp型領域(pウェル)16に形成されている。pウェル16上にはゲート絶縁膜21が形成されており,ゲート絶縁膜21上にはゲート電極22が形成されている。pウェル16表面近傍のゲート電極22の図中右方にはn型の不純物が拡散されたn型のドレイン領域20が形成されており,ゲート電極22の図中左方にはn型の不純物が拡散されたn型のソース領域18が形成されている。
【0016】ゲート電極10,22は,ゲート電極10,22上の絶縁膜をそれぞれ開口して形成されたビアホール67内の接続導体及び配線68を介して,互いに電気的に接続されている。これにより,インバータ66が形成される。また,ドレイン領域14,20は,ドレイン領域14,20上の絶縁膜を開口して形成されたビアホール70内の接続導体及び配線72を介して互いに電気的に接続されており,インバータ46から入力されたクロック信号CLK’の波形を反転したクロック信号CLK’’を出力するようになっている。ソース領域12には,ソース領域12上の絶縁膜を開口して形成されたビアホール88内の接続導体及び配線91を介して所定の駆動電圧VDDが印加されている。ソース領域18は,ソース領域18上の絶縁膜を開口して形成されたビアホール87内の接続導体及び配線93を介してグランド(GND)に接続されている。
【0017】インバータ66の最上層の絶縁膜表面は,化学機械研磨(CMP:Chemical Mechanical Polishing)法等を用いて研磨され平坦化されている。当該絶縁膜上には,n型の不純物が拡散されたn型の単結晶Si層24が形成されている。単結晶Si層24上にはSOI−CMOS26が形成されている。SOI−CMOS26は図中右方にpチャネルMOSFET28を有しており,図中左方にnチャネルMOSFET30を有している。
【0018】pチャネルMOSFET28は,単結晶Si層24上に形成されたゲート絶縁膜31と,ゲート絶縁膜31上に形成されたゲート電極32とを有している。単結晶Si層24表面近傍のゲート電極32の図中右方にはp型の不純物が拡散されたp型のソース領域38が形成されており,ゲート電極32の図中左方にはp型の不純物が拡散されたp型のドレイン領域40が形成されている。
【0019】一方,nチャネルMOSFET30は,単結晶Si層24表面近傍に形成されたpウェル34に形成されている。pウェル34上にはゲート絶縁膜35が形成されており,ゲート絶縁膜35上にはゲート電極36が形成されている。pウェル34表面近傍のゲート電極36の図中右方にはn型の不純物が拡散されたn型のドレイン領域42が形成されており,ゲート電極22の図中左方にはn型の不純物が拡散されたn型のソース領域44が形成されている。
【0020】ゲート電極32,36は,ゲート電極32,36上の絶縁膜を開口して形成されたビアホール74内の接続導体及び配線76を介して互いに電気的に接続されている。これにより,インバータ46が形成される。ゲート電極32,36には,所定のクロック信号CLKが入力されるようになっている。また,ドレイン領域40,42は,ドレイン領域40,42上の絶縁膜を開口して形成されたビアホール78内の接続導体及び配線80を介して互いに電気的に接続されており,ビアホール(スタックト・ビア)82内の接続導体を介してインバータ66のゲート電極10,22に接続されている。ソース領域38には,ソース領域38上の絶縁膜を開口して形成されたビアホール90内の接続導体,配線92及びビアホール84内の接続導体を介して,ソース領域12とともに所定の駆動電圧VDDが印加されている。ソース領域44は,ソース領域44上の絶縁膜を開口して形成されたビアホール89内の接続導体,配線94及びビアホール86内の接続導体を介して,ソース領域18とともにグランドに接続されている。
【0021】このように本実施の形態による半導体集積回路装置では,クロックタイミング調整回路とクロック動作回路とが2層に分割されて形成されている。また,クロックタイミング調整回路の出力端子とクロック動作回路の入力端子とはビアホール82内の接続導体を介して電気的に接続されている。」

「【図2】


上記【0016】及び【0020】の記載を参酌すると,上記【図2】には,nチャンネルMOSFET6のゲート電極6と,pチャンネルMOSFET28のドレイン領域40とは,ゲート電極22上の絶縁膜に形成されたビアホール67内の接続導体,配線68,nチャネルMOSFET6の最上層の絶縁膜及びpチャネルMOSFET28のドレイン領域40上の絶縁膜に形成されたビアホール(スタックト・ビア)82内の接続導体,配線80,pチャネルMOSFET28のドレイン領域40上の絶縁膜に形成されたビアホール78内の接続導体を介して接続されていることが見て取れる。

以上から,特に,nチャネルMOSFET6及びpチャネルMOSFET28,及び,これらMOSFETの接続関係に注目すると,引用文献1には,以下の発明(以下,「引用発明」という。)が記載されていると認められる。

「シリコン基板2表面近傍に形成されたp型領域(pウェル)16に形成されているnチャネルMOSFET6と,nチャネルMOSFET6の最上層の絶縁膜上に形成されたn型の単結晶Si層24に形成されているpチャネルMOSFET28とを有する半導体集積回路装置であって,
nチャネルMOSFET6は,pウェル16上に形成されたゲート絶縁膜21,ゲート絶縁膜21上に形成されたゲート電極22,pウェル16表面近傍形成されたn型のドレイン領域20及びn型のソース領域18とを有し,
pチャネルMOSFET28は,単結晶Si層24上に形成されたゲート絶縁膜31と,ゲート絶縁膜31上に形成されたゲート電極32と,単結晶Si層24表面近傍に形成されたp型のソース領域38及びp型のドレイン領域40を有し,
nチャンネルMOSFET6のゲート電極6と,pチャンネルMOSFET28のドレイン領域40とは,ゲート電極22上の絶縁膜に形成されたビアホール67内の接続導体,配線68,nチャネルMOSFET6の最上層の絶縁膜及びpチャネルMOSFET28のドレイン領域40上の絶縁膜に形成されたビアホール(スタックト・ビア)82内の接続導体,配線80,pチャネルMOSFET28のドレイン領域40上の絶縁膜に形成されたビアホール78内の接続導体を介して接続されている半導体集積回路装置。」

2 引用文献2について
原査定の拒絶の理由に周知技術を示す文献として引用された引用文献2(特開2007−115902号公報)には,次の事項が記載されている。
「【発明が解決しようとする課題】
【0005】
そこで,本発明者らは,透明アモルファス酸化物半導体膜を用いて透明な電界効果型トランジスタを作製すべく,検討を行っていたところ,偶然にも,ある波長の可視光の下では,電気伝導度が変化するという現象を発見した。
【0006】
そして,本発明者らは,この現象を精査すべく,後述するように分光光照射下における電気伝導度を測定する実験(分光感度測定実験)を行った。その結果,可視光の短波長側領域において,光吸収により電気伝導度が変化(増加)することを観測した(図8)。
【0007】
図8に示した結果は,薄膜トランジスタ(TFT)に可視光が照射された場合に,TFTのオフ電流は,特に,短波長側の光の照射強度に応じて大きく変化することを意味する。このような変化は,TFTの安定動作に影響を及ぼす場合がある。
【0008】
即ち,可視光に対して透明であるとされている透明アモルファス酸化物が,実際には,特定の可視光領域において,光誘起の電気伝導度変化,即ちフォトキャリアが発生することが,初めて見出された。
【0009】
本発明者らは,上記現象の発見等を踏まえ,一般に透明な酸化物と呼ばれている材料をTFTの活性層に用いる場合に,それをより安定的に動作させるためには,当該酸化物に対する遮光手段を設けることが好ましいとの認識に辿り着いた。その結果,遮光手段を有するトランジスタに関する発明を成すに至った。

「【0068】
本発明が適用することができるTFTの構成には,図7に示すように,スタガ―型TFT(a),逆スタガ―型TFT(b),コプラナー型TFT(c),逆コプラナー型TFT(d)が含まれる。なお,図中,1は基板,2は活性層,3はソース,4はドレイン,5はゲート絶縁膜,6はゲート電極である。
【0069】
(3)上記実施形態1から3に適用できる透明な酸化物材料
本発明に適用できる透明な酸化物としては,単結晶酸化物,多結晶酸化物,アモルファス酸化物,あるいはこれらの混合物が挙げられる。多結晶酸化物としては,例えば,ZnOやZnOなどである。
【0070】
また,本発明に適用できるアモルファス酸化物については,前述の特許文献1に詳しい記載がある。以降は,活性層の材料にアモルファス酸化物を適用する場合について述べる。
【0071】
ノーマリーオフ型のTFTの活性層としては,電子キャリヤ濃度が1018/cm3未満の酸化物膜がよい。
【0072】
上記酸化物膜とは具体的には,In−Ga−Zn−Oを含み構成され,結晶状態における組成がInGaO3(ZnO)m(mは6未満の自然数)で表される。
【0073】
または,In−Ga−Zn−Mg−Oを含み構成され,結晶状態の組成がInGaO3(Zn1−xMgxO)m(mは6未満の自然数,0<x≦1で表される。
【0074】
また,上記酸化物材料は,伝導電子数の増加と共に,電子移動度が大きくなることを特徴とする。TFTを形成する基板としては,ガラス基板,樹脂製プラスチック基板又はプラスチックフィルムなどを用いることができる。」

第4 対比・判断
1 本願発明1について
(1)対比
本願発明1と引用発明とを対比する。
ア 引用発明の「シリコン基板2表面近傍に形成されたp型領域(pウェル)16に形成されているnチャネルMOSFET6」において,「pウェル16表面近傍形成されたn型のドレイン領域20及びn型のソース領域18」の間の領域がチャネル形成領域であることは技術常識であるから,上記「nチャネルMOSFET6」は,本願発明1の「第1のトランジスタ」と同様に,チャネル形成領域にシリコンを有しているといえる。
そうすると,引用発明の「シリコン基板2表面近傍に形成されたp型領域(pウェル)16に形成されているnチャネルMOSFET6」は,本願発明1の「チャネル形成領域にシリコンを有」する「第1のトランジスタ」に相当し,また,引用発明の「nチャネルMOSFET6」の「ゲート電極22」は,本願発明1の「第1のトランジスタのゲート電極」に相当する。

イ 引用発明において,「nチャネルMOSFET6」は,「ゲート電極22」を「有し」ているから,「nチャネルMOSFET6の最上層の絶縁膜」は,「nチャネルMOSFET6」の「ゲート電極22」の上方にあるといえる。
したがって,引用発明の「nチャネルMOSFET6の最上層の絶縁膜」は,本願発明1の「前記第1のトランジスタのゲート電極の上方」の「第1の絶縁層」に相当する。

ウ 引用発明の「n型の単結晶Si層24に形成されて」いる「pチャネルMOSFET28」において,「単結晶Si層24表面近傍に形成されたp型のソース領域38及びp型のドレイン領域40」の間の領域がチャネル形成領域であることは技術常識であるから,上記「pチャネルMOSFET28」は,チャネル形成領域にSiからなる半導体を有しているといえる。
また,引用発明の「nチャネルMOSFET6の最上層の絶縁膜上に形成されたn型の単結晶Si層24」は半導体であるから,引用発明は,「nチャネルMOSFET6の最上層の絶縁膜上」に半導体を有しているといえる。
一方,本願発明1において,「第2のトランジスタ」は,「チャネル形成領域に酸化物半導体を有す」るものであり,また,「前記第1の絶縁層の上方に,前記酸化物半導体を有し」ている。
そうすると,引用発明の「pチャネルMOSFET28」は,本願発明1の「第2のトランジスタ」に対応し,両者は,「チャネル形成領域」に半導体を有しており,また,引用発明と本願発明1とは,「前記第1の絶縁層の上方」に,半導体を有している点で共通する。

エ 引用発明の「単結晶Si層24表面近傍に形成された」「ドレイン領域40上の絶縁膜」は,Siからなる半導体の上方の絶縁膜であるといえるから,本願発明1の「前記酸化物半導体の上方」の「第2の絶縁層」とは,半導体の上方の「第2の絶縁層」である点で共通する。

オ 引用発明の「nチャネルMOSFET6の最上層の絶縁膜」に形成される「ビアホール(スタックト・ビア)82」は,本願発明1の「前記第1の絶縁層」が「有し」ている「第1の開口部」に相当する。
また,引用発明の「pチャネルMOSFET28のドレイン領域40上の絶縁膜に形成されたビアホール(スタックト・ビア)82」及び「pチャネルMOSFET28のドレイン領域40上の絶縁膜に形成されたビアホール78」は,本願発明1の「前記第2の絶縁層」が「有し」ている「第2の開口部」及び「第3の開口部」にそれぞれ相当する。

カ 引用発明の「nチャネルMOSFET6の最上層の絶縁膜」「に形成されたビアホール(スタックト・ビア)82」と,「pチャネルMOSFET28のドレイン領域40上の絶縁膜に形成されたビアホール(スタックト・ビア)82」とは,重なっているといえるから,引用発明と本願発明1とは,「前記第1の開口部は,前記第2の開口部と重なる領域を有し」ている点で共通する。
また,引用発明の「nチャネルMOSFET6の最上層の絶縁膜」「に形成されたビアホール(スタックト・ビア)82」と,「pチャネルMOSFET28のドレイン領域40上の絶縁膜に形成されたビアホール78」とが重なっていないことは明らかであるから,引用発明と本願発明1とは,「前記第1の開口部は,前記第3の開口部と重な」っていない点で共通する。

キ 引用発明の「nチャネルMOSFET6のゲート電極22」は,
「nチャネルMOSFET6の最上層の絶縁膜及びpチャネルMOSFET28のドレイン領域40上の絶縁膜に形成されたビアホール(スタックト・ビア)82」及び「pチャネルMOSFET28のドレイン領域40上の絶縁膜に形成されたビアホール78」を介して,「pチャネルMOSFET28のドレイン領域40」と「電気的に接続され」るものであるから,このことは,本願発明1の「前記第1のトランジスタのゲートは,前記第1乃至第3の開口部を介して前記第2のトランジスタのソース又はドレインの一方と電気的に接続される」ことに相当する。

ク 引用発明の「半導体集積回路装置」と,本願発明1の「半導体装置」とは,「半導体装置」である点で共通する。

ケ 以上から,本願発明1と引用発明の一致点と相違点は以下のとおりとなる。
<一致点>
「第1及び2のトランジスタを有し,
前記第1のトランジスタは,チャネル形成領域にシリコンを有し,
前記第2のトランジスタは,チャネル形成領域に半導体を有する半導体装置であって,
前記第1のトランジスタのゲート電極の上方に,第1の絶縁層を有し,
前記第1の絶縁層の上方に,前記半導体を有し,
前記半導体の上方に,第2の絶縁層を有し,
前記第1の絶縁層は,第1の開口部を有し,
前記第2の絶縁層は,第2の開口部及び第3の開口部を有し,
前記第1の開口部は,前記第2の開口部と重なる領域を有し,
前記第1の開口部は,前記第3の開口部と重ならず,
前記第1のトランジスタのゲートは,前記第1乃至第3の開口部を介して前記第2のトランジスタのソース又はドレインの一方と電気的に接続される半導体装置。」

<相違点>
相違点1:「第2のトランジスタ」が有する「半導体」について,本願発明1は,「酸化物半導体」であるのに対し,引用発明は,「pチャネルMOSFET28」が有するのは「Si」である点。

(2)判断
引用文献2の【0005】〜【0009】には,本発明者らは,透明アモルファス酸化物半導体膜を用いて透明な電界効果型トランジスタを作製すべく,検討を行っていたところ,可視光に対して透明であるとされている透明アモルファス酸化物が,実際には,特定の可視光領域において,光誘起の電気伝導度変化,即ちフォトキャリアが発生することを初めて見出し,これを踏まえ,一般に透明な酸化物と呼ばれている材料をTFTの活性層に用いる場合に,それをより安定的に動作させるためには,当該酸化物に対する遮光手段を設けることが好ましいとの認識に辿り着き,その結果,遮光手段を有するトランジスタに関する発明を成すに至ったことが記載されている。
そうすると,引用文献2に記載されている酸化物半導体を用いたトランジスタは遮光手段を有することが必須の構成であり,可視光が照射されることを前提とするものであるといえる。
一方,引用文献1の【0010】の「本発明の目的は,LSIの回路配置変更に伴って生じる配線間クロックスキューを容易に最適化することができる半導体集積回路装置を提供することにある」との記載によれば,引用発明の半導体集積回路装置は,LSIに用いられるものであるから,可視光が照射されるものでない。
また,引用発明は,「シリコン基板2表面近傍に形成されたp型領域(pウェル)16に形成されているnチャネルMOSFET6」と,「nチャネルMOSFET6の最上層の絶縁膜上形成されたn型の単結晶Si層24に形成されているpチャネルMOSFET28」とは,いずれもシリコンに形成されるものであって,一方の「pチャネルMOSFET28」を酸化物半導体に形成することは,引用文献1及び2には,記載も示唆もされていない。
そうすると,引用発明に,引用文献2に記載された事項を適用する動機付けがあるとはいえない。
したがって,引用発明に引用文献2に記載された事項を適用して,相違点1に係る本願発明1の構成を得ることは,当業者が容易に想到し得たこととはいえない。

第5 原査定の概要及び原査定についての判断
原査定は,請求項1,2に係る発明は,引用文献1に記載の発明及び引用文献2に記載の周知技術に基づいて,当業者が容易に想到し得ることであるから,特許法第29条第2項の規定により特許を受けることができないというものである。
しかし,原査定時の請求項1に係る発明は,本願発明1であって,上記相違点1に係る本願発明1の構成を有しており,上記第4 1で検討したとおり,本願発明1は,引用発明及び引用文献2に記載された事項に基づいて,当業者が容易に発明できたものではない。
また,令和3年10月18日付けの手続補正により請求項2は削除された。
したがって,原査定を維持することはできない。

第6 当審拒絶理由について
当審では,請求項2に係る発明は,発明の詳細な説明に記載されたものではないとの拒絶の理由を通知したが,令和3年10月18日付けの手続補正により請求項2は削除されたから,この拒絶の理由は解消した。

第7 むすび
以上のとおりであるから,原査定の理由及び当審拒絶理由によっては,本願を拒絶することはできない。
また,他に本願を拒絶すべき理由を発見しない。
よって,結論のとおり審決する。
 
審決日 2022-03-22 
出願番号 P2019-185871
審決分類 P 1 8・ 121- WY (H01L)
P 1 8・ 537- WY (H01L)
最終処分 01   成立
特許庁審判長 恩田 春香
特許庁審判官 河本 充雄
小川 将之
発明の名称 半導体装置  

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